KR900006020B1 - 질화실리콘 막의 건식식각 방법 - Google Patents

질화실리콘 막의 건식식각 방법 Download PDF

Info

Publication number
KR900006020B1
KR900006020B1 KR1019850010029A KR850010029A KR900006020B1 KR 900006020 B1 KR900006020 B1 KR 900006020B1 KR 1019850010029 A KR1019850010029 A KR 1019850010029A KR 850010029 A KR850010029 A KR 850010029A KR 900006020 B1 KR900006020 B1 KR 900006020B1
Authority
KR
South Korea
Prior art keywords
film
sio
etching
dry etching
silicon
Prior art date
Application number
KR1019850010029A
Other languages
English (en)
Other versions
KR860005431A (ko
Inventor
데시끼 신
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR860005431A publication Critical patent/KR860005431A/ko
Application granted granted Critical
Publication of KR900006020B1 publication Critical patent/KR900006020B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/06Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H01L21/14Treatment of the complete device, e.g. by electroforming to form a barrier
    • H01L21/145Ageing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Gerontology & Geriatric Medicine (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

내용 없음.

Description

질화실리콘 막의 건식식각 방법
제1도는 본 발명에 의한 방법에 사용되는 건식식각용 장치의 개략 단면도.
제2도는 2a, 2b 및 2c도는 본 발명에 의한 LOCOS 방법의 몇단계들에서 국부적으로 산화될 실리콘 벌크의 단면도.
제3도는 CH2H2의 유속 변화에 따른 Si3N4, SiO2및 레지스트막의 식각율 그래프.
제4도는 C2H2의 유속 변화에 따른 Si3N4내지 SiO2및 레지스트막의 식각 선택도 그래프.
본 발명은 질화실리콘 막의 식각방법에 관한 것으로 특히, 소위 "실리콘의 국부산화"(LOCOS)방법에 유용한 이산화실리콘 막상의 질화실리콘 막을 건식식각하기 위한 방법에 관한 것이다.
질화실리콘(Si3N4)막은, 실리콘 벌크와 같은 반도체 벌크를 국부적으로 산화시키기 위한 마스크로서 사용된다.
이 방법(LOCOS)에서는, 실리콘 벌크의 모든 표면을 우선 얇은 두께 예, 50nm까지 산화시키고, 그 다음 실리콘 벌크의 산화된 표면상에 예, 100nm 두께의 Si3N4막을 형성한다. Si3N4막상에 형성된 패턴된 레지스트 패턴막을 마스크로서 사용하여 Si3N4막을 패턴하고, 레지스트막을 제거한 다음 마스크로서 패턴된 Si3N4막을 사용하여 국부적으로 실리콘 벌크를 산화시킨다.
이 국부산화 방법에서는, "새부리 형상(bird beaks)"이 형성되는 문제점이 있다. 즉, 실리콘 벌크는 마스크로서 Si3N4이 피복되지 않은 실리콘 벌크의 표면으로부터 하향 수직방향 뿐만 아니라 Si3N4막의 밑부분을 향한 수평으로 산화한다.
이 "새부리형상"은 초소형 회로장치들에서 바람직하지 않은 영역의 낭비를 초래하여 집적회로(IC)장치의 고밀도를 저해한다.
실리콘 벌크의 표면상에 형성된 이산화실리콘(SiO2)막의 두께를 감소시키고 또한 SiO2막상의 산화용 Si3N4막 또는 마스크막의 두께를 증가시켜줌으로서 국부산화중 형성되는 "새부리 형상"의 사이즈를 감소시킬 수 있음은 공지되어 있다. 그러나, 현재 이용할 수 있는 식각방법은 SiO2와 Si3N4막들의 두께를 조화있게 원하는대로 제어할 수 없다.
예를 들어 50nm 및 100nm의 SiO2및 Si3N4막 두께의 상술한 조합을 필요로 하는 LOCOS법에서는 Si3N4막 건식식각용으로 사용되는 식각 가스의 대표적인 것으로 후루오로메탄(fleon), 특히 테트라후루오로메탄(CF4) 및 산소(O2)를 포함하는 식각 가스를 사용하는데 상기 식각 가스는 최고로 약 2 내지 3의 Si3N4대 SiO2의 식각율의 비를 갖기 때문이다.
두 막의 두께, 즉, Si3N4의 두께를 100nm으로 하고 SiO2의 두께를 50nm로 하는 상기 조합은 처리조건의 제어가 매우 까다로울뿐만 아니라 폭 또는 측면 사이즈가 0.3 내지 0.4㎛인 "새부리 형상"이 생긴다.
만일 상기 종래의 방법에서 SiO2막의 두께를 줄이면 SiO2막상의 Si3N4막을 패턴닝 또는 식각하는도중 SiO2막이 과식각되어 SiO2막 밑에 존재하는 실리콘 벌크가 불균일하게 산화된다.
또한 다른 건식식각 가스들이 알려져 있는데 예를들면, 실리콘 식각용 설퍼헥사후루오라이드(SF6)와 염소(Cl2)의 혼합가스(일본 미심사 특허공보(공개) 제58-7829호), 실리콘 식각용 SF6, 니트로겐 트리후루오라이드(NF3), 후루오린(F2) 또는 Cl2의 가스(일본 미심사 특허공보(공개) 제59-214226호), Si3N4식각용 NF3의 가스(일본 미심사 특허공보(공개) 제60-20516호), 주금속원소로서 실리콘으로 구성되는 무기 절연막을 식각시키기 위한 이산화탄소로서 도우프된 후루오로카본가스를 주로 포함하는 반응가스 혼합물, 그리고 다결정 또는 결정실리콘 식각용 에티렌(C2H4) 또는 카본 테라클로라이드(CCl4)와 같은(탄소시스템가스와 CH4또는 SF6같은 후루오린 시스템 가스의 조합(일본 미심사 특허공보(공개) 제59-51531호)들이 있다. 그러나, 건식식각 가스로서 SF6를 기술하고 있는 이들 몇몇 공보들은 Si3N4의 식각과 관계없으며 또한 Si3N4건식식각용 가스를 기술하고 있는 다른 것들은 전혀 효과가 없다.
본 발명의 주목적은 Si3N4식각에 유효한 건식식각 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 LOCOS법에 유용한 Si3N4/SiO2의 식각율의 비가 큰 건식식각 방법을 제공하는데 있다.
본 발명의 또다른 목적은 반도체 IC장치들을 고밀화하기 위해 LOCOS법에서 형성되는 "새부리 형상"의 사이즈를 감소시키는데 있다.
본 발명의 상술한 목적들은 0.1Torr 이상의 압력에서 SiO2의 존재하에 SF6와 CH2F2를 포함하는 식각 가스로 Si3N4막을 건식식각시키는 방법에 의해 달성된다. 본 발명은 SF6가 Si3N4식각에 대해 고효율성을 갖고 있으며 또한 SiO2또는 포토레지스트와 관련된 Si3N4식각에 대해 고선택도를 갖고 있다는 고찰에 근거된다.
식각 가스는 예를들어 CH3F, CH2F2, CHF3및 CF4와 같은 후루오로메탄을 선택적으로 포함한다. 그중 SF6와 CH2F2의 조합이 좋다.
본 발명자들은 예를 들어, 캐소드 결합형 반응이온식각, 그리고 하류형 플라즈마식각 등의 건식식각이 본 발명에 의한 방법에서 몇가지 장점들을 갖고 있긴 하지만 아노드 결합 반응이온식각이 Si3N4/SiO2의 식각비를 더 높일 수 있기 때문에 SF6와 CH2F2를 포함하는 식각 가스로서 SiO2막상의 Si3N4막을 건식식각시키는 방법에서 바람직함을 밝혀냈다.
제1도는 아노드 결합형 건식식각 장치를 나타낸다. 석영튜브 2에 의해 한정된 반응실 1내에는 평행한 전극들 3과 4가 있다. 상부측 전극 4는 알미늄(Al)으로 제조하여 그의 표면을 양극화하고, 하부측 전극 3도 알미늄으로 제조하고 접지에 연결하며, 그위에는 처리할 웨이퍼 11을 올려놓으며 상부측 전극 4는 13.56MHz의 무선 주파수(RF)소오스 7에 연결된다.
정합회로망 8은 상부측 전극 3과 RF소오스 7간에 삽입된다.
반응실 1은 진공펌프(도시안됨)에 의해 진공으로 된다.
이제 본 발명에 의한 LOCOS법의 일예를 제1, 제2a, 2b 및 2c도를 참조하여 설명한다. 제1도내에, 실리콘(Si)벌크 또는 웨이퍼 11를 준비한 다음, 그 실리콘 벌크 11의 표면을 산화시켜 30nm 두께의 SiO2막 12를 형성한 다음, Si3N4막 13을 스퍼터링 등에 의해 SiO2막 12상에 증착시켰다.
이 경우에 Si3N4막 13의 두꼐를 100nm으로 하였으나 150nm으로 제조할 수도 있었다. 레지스트막 14를 Si3N4막 13상에 피복한 다음 2.5㎛의 크기 L을 갖는 정방형 또는 장방형이 남도록 패턴시켰다.
제1도에서와 같은 건식식각 장치내에 웨이퍼 11을 하부측전극 3상에 재치시켰다. 50SCCM(분당 표준 입방센티메터)와 10SCCM 각각의 유속을 갖는 SF6와 CH2F2의 혼합물의 반응가스를 약 0.25Torr로 진공시킨 반응실 1내로 도입시켰다.
13.56MHz의 무선주파수를 약 125Watts의 전력으로 두 전극들 3과 4간에 걸어주었다. 이러한 조건들하에서 반응이온 식각시켜서 패턴된 레지스터막 14로서 피복안된 Si3N4막 13의 부분을 선택적으로 식각 또는 제거하였다. 그 다음 레지스트막 14를 제거하였다. 따라서, 패턴된 Si3N4막 13가 SiO2막 12상에 얻어졌다. 즉, 제2b도에 나타낸 바와 같이 정방형 또는 장방형의 패턴된 Si3N4층 13이 얻어졌다.
제2c도를 참조하면, 여기서 실리콘 벌크 11이 국부적으로 산화되도록 마스크로서 패턴된 Si3N4막 13을 사용하여 산화공정을 수행한바, 실리콘 벌크 11의 Si3N4막이 위에 존재하지 않는 부분이 산화되어 두꺼운 SiO2막 14 또는 국부산화실리콘을 형성하였다.
이 산화과정에서 "새부리 형상"b가 형성되었는데, 이는 단지 0.2㎛ 내지 0.3㎛의 폭 B를 갖고 있었으며, 이 폭은 종래의 "새부리 형상"의 폭보다 감소되었다.
예를 들어 CF4와 O2를 포함하는 식각 가스를 사용하는 종래기술에서는 전술한 바와 같이, 만일 Si3N4막의 두께가 100nm이면 SiO2막의 두께는 50nm이 되야한다.
이렇게 하면 Si3N4막을 패턴닝한 다음 Si3N4막을 마스크로 사용하여 SiO2막 밑의 실리콘 벌크를 산화시킨후 폭이 0.3㎛ 내지 0.4㎛인 "새부리 형상"이 만들어져 있다.
다른 실험에서는 Si3N4막의 두께는 150nm으로 제조된 반면 SiO2막의 두꼐는 30nm으로 유지하였다. Si3N4막의 성공적인 선택식각이 행히질 수만 있다면 즉, SiO2막이 과식각되지 않았다면 SiO2막층의 밑의 실리콘 벌크가 우수하게 국부산화된다.
본 발명에 의한 건식식각의 조건들이 바람직함을 확인하기 위해 시험을 행했다.
첫째, 기타 조건들을 고정시킨채 CH2F2의 유속을 변화시켰다. 고정된 조건들은 0.25Torr의 진공, 125Watts의 RF전력, 50SCCM의 SF6의 유속, 그리고 25℃의 온도이었다. 따라서, Si3N4막, SiO2막, 그리고 레지스막(일본 Tokyo Oka K.K.에 의해 제조된 노보락수지함유 포지티브형 감광레지스트, "ONPR-800 HSI")의 식각율을 측정하였다. Si3N4, SiO2와 레지스트의 식각율과 선택도 및 Si3N4, SiO2와 레지스트의 식각율의 비를 제3 및 4도에서 그래프로 요약한다.
제3 및 4도에서 볼 수 있는 바와 같이 17.5SCCM 이하의 범위내 바람직하게는 4 내지 12SCCM의 범위내의 CH2F2의 유속이 Si3N4내지 SiO2의 식각 선택도를 성공적으로 이끌어 준다. 여기서 주목되는 것은 본 발명에 의한 방법에서는 Si3N4내지 SiO2의 식각 선택도가 3이상인 반면, 종래의 방법에서는 가장 높은 선택도가 단지 2 내지 3이었다는 것이다. 또 주목되는 것은 Si3N4/레지스트의 비교적 높은 식각 선택도가 얻어지므로 바람직하다는 것이다.
따라서, 본 발명에 의한 방법에서는 CH2F2: SF6의 용적 또는 몰에 의한 혼합비를 35 : 100 이하, 좀더 바람직하게는 8-24 : 100, 가장좋게는 20 : 100으로 사용하는 것이 좋다. 이러한 사실은 다른 조건들을 고정시킨채 SF6의 유속을 변화시켜서 행하는 또 다른 실험에서 확인되었다.
반응실내의 진공도를 변화시키고 다른 조건들을 고정시킨 제3의 시험을 행했다. 본 발명자들은 진공을 0.1 내지 0.3Torr, 좀더 바람직하게는 0.2 내지 0.3Torr로 하는 것이 좋음을 밝혀냈다.
RF 전력을 변화시키고 다른 조건들을 고정시킨 제4시험을 행했다.
본 발명자들은 본 발명에 의한 방법에서는 50Watts면 충분하고 100 내지 200Watts이면 바람직함을 밝혀냈다.

Claims (10)

  1. SiO2존재하, 0.1Torr 이상의 압력하에서 SF6와 CH2F2혼합가스로 Si3N4를 선택적으로 식각하는 질화실리콘 막의 건식식각 방법.
  2. 제1항에서, 상기 Si3N4막은 SiO2막상에 있으며 또한 상기 Si3N4의 일부분이 선택적으로 식각되는 것이 특징인 질화실리콘막의 건식식각 방법.
  3. 제2항에서, 상기 SiO2막은 50nm 이하의 두꼐를 가지며, 그리고 상기 Si3N4막은 100nm 내지 200nm의 두께를 갖는 것이 특징인 질화실리콘막의 건식식각 방법.
  4. 제3항에서, 상기 SiO2막은 약 30nm 이하의 두께를 가지며, 그리고 상기 Si3N4막은 100nm 내지 150nm의 두께를 갖는 것이 특징인 질화실리콘막의 건식식각 방법.
  5. 제1항에서, 압력은 0.2Torr 내지 0.3Torr인 것이 특징인 질화실리콘막의 건식식각 방법.
  6. 제1항에서, CH2F2: SF6혼합비(용적)는 35 : 100이하인 것이 특징인 질화실리콘막의 건식식각 방법.
  7. 제1항에서, CH2F2: SF6의 혼합비는 8-24 : 100인 것이 특징인 질화실리콘막의 건식식각 방법.
  8. 제1항에서, 상기 건식식각은 반응이온식각인 것이 특징인 질화실리콘막의 건식식각 방법.
  9. 제8항에서, 상기 반응이온 식각은 아노드 결합형 건식식각 장치내의 전극(34)들 간에서 행해지는 것이 특징인 질화실리콘막의 건식식각 방법.
  10. 실리콘 벌크를 준비하는 단계, 실리콘 벌크상에 얇은 SiO2막을 형성하도록 실리콘 벌크의 표면을 산화시키는 단계, Si3N4막상에 Si3N4막을 형성하는 단계, Si3N4막상에 레지스트막을 형성하는 단계, Si3N4막의 일부분이 노출되도록 레지스트막을 패턴닝하는 단계, Si3N4막 밑에 있는 SiO2의 일부분을 식각시켜 노출시키도록 SF6와 CH2F2를 포함하는 식각 가스를 사용하는 패턴된 레지스트막을 마스크로서 사용하여 Si3N4막의 노출된 부분을 선택적으로 건식식각하는 단계, 그리고 국부적으로 산화된 실리콘 벌크를 형성하도록 선택적으로 식각된 Si3N4막을 마스크로서 사용하여 SiO2막의 노출된 부분밑에 존재하는 실리콘 벌크의 일부분을 선택적으로 산화시키는 단계로 구성된 국부산화 실리콘 형성방법.
KR1019850010029A 1984-12-29 1985-12-28 질화실리콘 막의 건식식각 방법 KR900006020B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP59280138A JPS61158143A (ja) 1984-12-29 1984-12-29 窒化シリコン膜のエッチング方法
JP59-280138 1984-12-29

Publications (2)

Publication Number Publication Date
KR860005431A KR860005431A (ko) 1986-07-23
KR900006020B1 true KR900006020B1 (ko) 1990-08-20

Family

ID=17620865

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850010029A KR900006020B1 (ko) 1984-12-29 1985-12-28 질화실리콘 막의 건식식각 방법

Country Status (4)

Country Link
EP (1) EP0187601B1 (ko)
JP (1) JPS61158143A (ko)
KR (1) KR900006020B1 (ko)
DE (1) DE3582146D1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2720962B2 (ja) * 1985-10-29 1998-03-04 ソニー株式会社 エツチングガス及びこれを用いたエツチング方法
DE10135872A1 (de) * 2001-07-24 2003-02-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Linse

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8204437A (nl) * 1982-11-16 1984-06-18 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met behulp van plasma-etsen.
DE3420347A1 (de) * 1983-06-01 1984-12-06 Hitachi, Ltd., Tokio/Tokyo Gas und verfahren zum selektiven aetzen von siliciumnitrid
JPH0612765B2 (ja) * 1983-06-01 1994-02-16 株式会社日立製作所 エ ッ チ ン グ 方 法

Also Published As

Publication number Publication date
EP0187601A2 (en) 1986-07-16
DE3582146D1 (de) 1991-04-18
EP0187601B1 (en) 1991-03-13
JPS61158143A (ja) 1986-07-17
JPH0426539B2 (ko) 1992-05-07
EP0187601A3 (en) 1988-03-16
KR860005431A (ko) 1986-07-23

Similar Documents

Publication Publication Date Title
US8093155B2 (en) Method of controlling striations and CD loss in contact oxide etch
US3867216A (en) Process and material for manufacturing semiconductor devices
US7273566B2 (en) Gas compositions
US4264409A (en) Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide
KR100311487B1 (ko) 산화막식각방법
EP0076215B1 (en) Lift-off shadow mask
JP3318801B2 (ja) ドライエッチング方法
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US4371407A (en) Method for producing semiconductor device
KR100355691B1 (ko) Iii-v족반도체구조의 제조방법
JPH0545057B2 (ko)
JPS63117423A (ja) 二酸化シリコンのエツチング方法
US5180466A (en) Process for dry etching a silicon nitride layer
KR900006020B1 (ko) 질화실리콘 막의 건식식각 방법
JPH08288256A (ja) トレンチエッチング方法
JPH11150180A (ja) 半導体装置の製造方法
JP3272442B2 (ja) 半導体装置の製造方法
JP2921000B2 (ja) 半導体装置の製造方法
JP3420103B2 (ja) 素子分離用シリコンシャロートレンチエッチング方法
JPH1116886A (ja) エッチング方法
JP2920999B2 (ja) 半導体装置の製造方法
KR20210120050A (ko) 게이트 적층물 형성 및 에칭을 위한 방법
JPH07135198A (ja) エッチング方法
JPH02128422A (ja) 半導体装置の製造方法
JP2985857B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19950818

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee