JPH01243426A - レジスト膜のエツチング方法 - Google Patents
レジスト膜のエツチング方法Info
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- JPH01243426A JPH01243426A JP6936788A JP6936788A JPH01243426A JP H01243426 A JPH01243426 A JP H01243426A JP 6936788 A JP6936788 A JP 6936788A JP 6936788 A JP6936788 A JP 6936788A JP H01243426 A JPH01243426 A JP H01243426A
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- etched
- film
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Links
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Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、有機レジスト膜のエツチング方法に係り、特
に高い精度でレジスト膜をエツチングするのに有効な、
エツチング方法に関する６〔従来の技術〕 従来の三層レジストのホトレジスト膜のエツチング方法
は、特願昭５０−３２１９５に記載のように。
に高い精度でレジスト膜をエツチングするのに有効な、
エツチング方法に関する６〔従来の技術〕 従来の三層レジストのホトレジスト膜のエツチング方法
は、特願昭５０−３２１９５に記載のように。
常温のドライエツチングや、イオンミリングである。
上記従来の三層レジスト法では、レジスト膜のエツチン
グについては、ドライエツチングやイオンミリングによ
って行い、レジスト膜の温度については、配慮されてお
らず、レジストマスクの寸法細りが生ずるという問題が
あった。
グについては、ドライエツチングやイオンミリングによ
って行い、レジスト膜の温度については、配慮されてお
らず、レジストマスクの寸法細りが生ずるという問題が
あった。
本発明の目的は、レジストマスク形成を行う場合に、ウ
ェーハを冷却することにより、レジストマスクの寸法細
りをなくシ、高精度なレジスト膜加工を行うことにある
。
ェーハを冷却することにより、レジストマスクの寸法細
りをなくシ、高精度なレジスト膜加工を行うことにある
。
上記目的は、レジスト膜を塗布した。半導体基板の温度
を零度以下に保ち、酸素を含むプラズマによりエツチン
グする方法により、ラジカルによるサイドエツチングを
凍結することができるので、レジストマスクを寸法細り
なく、高精度に形成することができる。
を零度以下に保ち、酸素を含むプラズマによりエツチン
グする方法により、ラジカルによるサイドエツチングを
凍結することができるので、レジストマスクを寸法細り
なく、高精度に形成することができる。
三層レジストにおける下層レジスト膜のドライエツチン
グにおいて、半導体基板を零度以下に冷却することによ
り、ラジカルによる横方向のエツチング、すなわちサイ
ドエツチングを凍結することができる。さらに、深さ方
向のエツチングは。
グにおいて、半導体基板を零度以下に冷却することによ
り、ラジカルによる横方向のエツチング、すなわちサイ
ドエツチングを凍結することができる。さらに、深さ方
向のエツチングは。
プラズマ中のイオンの作用で進むので、常温と同じエツ
チング速度でレジスト膜をエツチングすることができる
。これによって従来、ドライエツチングが三層レジスト
の寸法細りの原因となっていたのを、寸法細りなく高精
度にレジスト膜をエツチングすることができる。
チング速度でレジスト膜をエツチングすることができる
。これによって従来、ドライエツチングが三層レジスト
の寸法細りの原因となっていたのを、寸法細りなく高精
度にレジスト膜をエツチングすることができる。
以下、本発明の実施例を第１図により説明する。
本実施例では第１図（ａ）に示すように１．６μｍ厚さ
のレジスト膜１、を半導体基板２上に塗布し。
のレジスト膜１、を半導体基板２上に塗布し。
２００℃以上の温度で熱処理した後に、５ｉＯｚ膜３を
２００ｎｍ形成し、さらにその上に、再度ホトレジスト
膜４を１μｍ塗布したものを、露光現像してバターニン
グしたのち、上層のホトレジスト４をマスクとして、中
間の５ｉｆｔ膜３をエツチングする。そして上層ホトレ
ジスト４及び中間５ｉＯｚ膜３をマスクとして、下層の
１．６μｍレジスト膜１をエツチングしてレジストマス
クを形成する。
２００ｎｍ形成し、さらにその上に、再度ホトレジスト
膜４を１μｍ塗布したものを、露光現像してバターニン
グしたのち、上層のホトレジスト４をマスクとして、中
間の５ｉｆｔ膜３をエツチングする。そして上層ホトレ
ジスト４及び中間５ｉＯｚ膜３をマスクとして、下層の
１．６μｍレジスト膜１をエツチングしてレジストマス
クを形成する。
この下層レジスト膜１のドライエツチングにおいて、酸
素を含むエツチングガスを用いて、レジスト膜１のエツ
チングを行う、このエツチング時に半導体基板２、を零
度以下の温度に冷却することにより、中間５ｉＯｚマス
クからのサイドエッチを０．１μｍ以下とすることがで
きる。そのホトレジストマスク形成を第１図（ｂ）に示
した。このときのホトレジスト膜のエツチング速度は５
００ｎ ｍ ／ ｍ ｉ ｎで一５ｉＯｚとの選択比は
１００倍であった。
素を含むエツチングガスを用いて、レジスト膜１のエツ
チングを行う、このエツチング時に半導体基板２、を零
度以下の温度に冷却することにより、中間５ｉＯｚマス
クからのサイドエッチを０．１μｍ以下とすることがで
きる。そのホトレジストマスク形成を第１図（ｂ）に示
した。このときのホトレジスト膜のエツチング速度は５
００ｎ ｍ ／ ｍ ｉ ｎで一５ｉＯｚとの選択比は
１００倍であった。
ホトレジスト膜のエツチグ速度、サイドエッチ量の温度
依存性を第２図に示した。−１００℃までは常温と同じ
エツチング速度である。常温域Ａ、でのホトレジスト膜
１の加工形状は第３図すの如くでありサイドエッチ量が
０．１５μｍ生じている。しかし半導体基板冷却温度を
一８０℃から一１００℃の間すなわち第２図の温度域Ｂ
、で制御することにより、ホトレジストｆｉ！！■に加
工形状は第３図ａの如くサイドエツチングがほとんど見
られなくなり、ホトレジスト膜を高精度に加工できる１
本実施例はマイクロ波プラズマエツチャを用いたもので
あるが、他の放電方式のエラチャを用いても同様の効果
が得られることも確認した。
依存性を第２図に示した。−１００℃までは常温と同じ
エツチング速度である。常温域Ａ、でのホトレジスト膜
１の加工形状は第３図すの如くでありサイドエッチ量が
０．１５μｍ生じている。しかし半導体基板冷却温度を
一８０℃から一１００℃の間すなわち第２図の温度域Ｂ
、で制御することにより、ホトレジストｆｉ！！■に加
工形状は第３図ａの如くサイドエツチングがほとんど見
られなくなり、ホトレジスト膜を高精度に加工できる１
本実施例はマイクロ波プラズマエツチャを用いたもので
あるが、他の放電方式のエラチャを用いても同様の効果
が得られることも確認した。
ホトレジストパターンの形成し、下地材料に関係なく、
高精度に形成可能である６本実施例における中間層５ｉ
Ｏｚ膜３を他の金属酸化膜および金属膜におきかえても
、またホトレジスト膜をノボラック系のものを、ＥＢレ
ジスト、エキシマレーザ用レジスト、例えばポリジメチ
ルグルタルイミド（Ｐ ＭＧ Ｉ ） 、クロルメチル
化ポリスチレン（ＣＭＳ）、ポリメチルメタアクリレー
ト（ＰＭＭＡ）、ポリメチルイソプロペニルケトン（Ｐ
ＭＩＰＫ）等におきかえても、零度以下の温度で同様の
効果が得られることを確認した。
高精度に形成可能である６本実施例における中間層５ｉ
Ｏｚ膜３を他の金属酸化膜および金属膜におきかえても
、またホトレジスト膜をノボラック系のものを、ＥＢレ
ジスト、エキシマレーザ用レジスト、例えばポリジメチ
ルグルタルイミド（Ｐ ＭＧ Ｉ ） 、クロルメチル
化ポリスチレン（ＣＭＳ）、ポリメチルメタアクリレー
ト（ＰＭＭＡ）、ポリメチルイソプロペニルケトン（Ｐ
ＭＩＰＫ）等におきかえても、零度以下の温度で同様の
効果が得られることを確認した。
本発明によれば、半導体基板の冷却により、三層レジス
トの下層レジスト膜のエツチング時に生じるサイドエツ
チングをなくすことができる。
トの下層レジスト膜のエツチング時に生じるサイドエツ
チングをなくすことができる。
第１図（ａ）は本発明の実施例の実施例の三層レジスト
の上層レジスト膜エツチング時の断面図、同図（ｂ）は
同実施例において下層レジスト膜をエツチングした後の
断面図、第２図はホトレジスト膜のエツチング速度、サ
イドエツチング量と基板温度の関係を示したグラフ、第
３図は下層レジストエツチング後の形状を示す断面図で
ある。 １・・・下層レジスト膜、２・・・半導体基板、３・・
・ＳｉＯｚ第 １ 図 （ｂ） 第 Ｚｌｌ 冨 ３ 図 （υ （ｂ、）
の上層レジスト膜エツチング時の断面図、同図（ｂ）は
同実施例において下層レジスト膜をエツチングした後の
断面図、第２図はホトレジスト膜のエツチング速度、サ
イドエツチング量と基板温度の関係を示したグラフ、第
３図は下層レジストエツチング後の形状を示す断面図で
ある。 １・・・下層レジスト膜、２・・・半導体基板、３・・
・ＳｉＯｚ第 １ 図 （ｂ） 第 Ｚｌｌ 冨 ３ 図 （υ （ｂ、）
Claims (1)
- 【特許請求の範囲】 １、多層レジストマスクの下層レジスト膜のエッチング
を、酸素を含むプラズマを用いて行う方法において、上
記下層レジスト膜の温度を零度以下に冷却し、エッチン
グすることを特徴とするレジスト膜のエッチング方法。 ２、請求項第１項に記載の酸素を含むプラズマとして、
１００％酸素を用いることを特徴とするレジスト膜のエ
ッチング方法。 ３、請求項第１項に記載の基板冷却温度を−８０℃以下
、−１００℃以上とすることを特徴とするレジスト膜の
エッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6936788A JPH01243426A (ja) | 1988-03-25 | 1988-03-25 | レジスト膜のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6936788A JPH01243426A (ja) | 1988-03-25 | 1988-03-25 | レジスト膜のエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243426A true JPH01243426A (ja) | 1989-09-28 |
Family
ID=13400516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6936788A Pending JPH01243426A (ja) | 1988-03-25 | 1988-03-25 | レジスト膜のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH047829A (ja) * | 1990-04-26 | 1992-01-13 | Sony Corp | 多層レジスト層のエッチング方法 |
| US20100183957A1 (en) * | 2009-01-21 | 2010-07-22 | Seagate Technology Llc | Method of Patterned Media Template Formation and Templates |
-
1988
- 1988-03-25 JP JP6936788A patent/JPH01243426A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH047829A (ja) * | 1990-04-26 | 1992-01-13 | Sony Corp | 多層レジスト層のエッチング方法 |
| US20100183957A1 (en) * | 2009-01-21 | 2010-07-22 | Seagate Technology Llc | Method of Patterned Media Template Formation and Templates |
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