JPH0750284A - 半導体物質の非等方性エッチング方法 - Google Patents
半導体物質の非等方性エッチング方法Info
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Abstract
体物質を非等方性エッチングして半導体集積回路の収率
を向上させることができる半導体物質の非等方性エッチ
ング方法に関するものである。 【構成】 本発明は半導体基板で下部層及び感光膜パタ
ーンの間に位置するよう形成され前記感光膜パターンに
より露出されたポリシリコン等よりなる半導体物質層を
電場によりイオン化された第1プラズマガスを用いて所
定角度に傾斜されるようにエッチングして下部層を選択
的に露出させる過程と、前記電場によりイオン化された
第2プラズマガスを前記半導体物質層の傾斜面部に直接
印加し、さらに前記露出された下部層により前記イオン
化された第2プラズマガスを前記半導体物質層の傾斜面
部側にスキャタリングさせ前記半導体物質層の傾斜面部
が垂直になるようエッチングする過程より成ることを特
徴とする。
Description
術において半導体物質を垂直方向にエッチングする方法
に関するもので、特に半導体集積回路の収率を向上させ
ることができるよう半導体物質の汚染を防止することが
できる半導体物質の非等方性エッチングに関するもので
ある。
プラズマガスをシリコン及びシリコンを含むポリシリコ
ンのような半導体物質に印加して前記半導体物質を垂直
方向にエッチングする。前記電場は前記プラズマガスを
イオン化させ前記イオン化されたプラズマガスとして前
記半導体物質の原子等と反応して揮発性の化合物を生成
しようとする。前記揮発性化合物は真空ポンプにより密
閉されたチャンバの外部に排出される。
を生成させるか又は半導体物質の上部に形成された感光
膜と反応して重合体を生成させる重合因子を含む。前記
重合因子により生成される前記重合体は前記感光膜の表
面及び側壁、エッチングされる前記半導体物質の側壁、
及び前記半導体物質のエッチング平面に被着され前記半
導体物質が水平方向にエッチングされないようにする。
これは前記半導体物質の側壁に被着された重合体が前記
イオン化されたプラズマガスにより除去されなく残るこ
とに基づく。
の側壁に被着された前記重合体はエッチング工程が完了
された後にも残って不純物として作用する。さらに、前
記半導体物質の側壁に被着された前記重合体は半導体集
積回路が集積化され、電極及び配線の幅が微細化される
ことによりほぼ除去されない。前記残る重合体により、
前記半導体集積回路の収率が減少される。前述した従来
の非等方性エッチング方法の問題点を添付した図1A乃
至図1Dを参照して詳しく説明すると以下の通りであ
る。
ング方法を段階別に説明するものである。図1Aには、
半導体基板(図示せず)上に形成される下部層1の上部
に堆積されたポリシリコン層2と前記ポリシリコン層2
の上部に形成されたフォトレジストパターン3が示され
ている。前記フォトレジストパターン3は前記ポリシリ
コン層2の表面にフォトレジストを塗布し、所要のマス
クを用いて、前記フォトレジストを露光し、さらに前記
露光されたフォトレジストを現像することにより形成さ
れる。
り露出された前記ポリシリコン層2は電場によりイオン
化されたプラズマガスと反応して、図1Bに示されたよ
うに、エッチングされる。さらに前記エッチングされた
ポリシリコン層2の側壁、前記ポリシリコンのエッチン
グ対象平面2A、前記フォトレジストパターン3の表面
3A及び側壁3Bには重合体4が被着されている。前記
重合体4は前記プラズマガスに含まれた重合因子により
生成されたり、又は前記重合因子が前記フォトレジスト
パターン4の原子と反応することにより生成される。
前記ポリシリコン層2の前記エッチング対象表面に被着
された前記重合体4は前記イオン化されたプラズマガス
により、図1Cのように、除去され前記ポリシリコン層
2のエッチング対象平面2Aが露出されるようになる。
反面、前記フォトレジストパターン3の側壁及び前記ポ
リシリコン層2の側壁に被着された前記重合体4は前記
イオン化されたプラズマガスによりほぼ除去されない。
これは、前記イオン化されたプラズマガスが垂直指向特
性を有するからである。
シリコン層2のエッチング対象平面2Aは前記イオン化
されたプラズマガスにより完全に除去され前記下部層1
を露出させる。さらに前記エッチングされたポリシリコ
ン層2の側壁2Bには前記重合体4が前記イオン化され
たプラズマガスにより除去されなく残る。
処理及び化学処理のような次の工程により変化され前記
ポリシリコン層の導電特性を変化させ、さらに前記ポリ
シリコン層2及び前記下部層1の上部に塗布される第2
酸化膜の絶縁特性を変化させる。前記ポリシリコン層2
の導電特性及び前記第2酸化膜の前記特性の変化のよう
な欠陥により、半導体集積回路の収率は減少される。さ
らに、前記半導体集積回路の収率は半導体集積回路の集
積度が増加されることにより急激に減少するようにな
る。
際、半導体物質が汚染されないようにして半導体集積回
路の収率を向上させることができる半導体物質の非等方
性エッチング方法を提供することにある。
め、本発明の半導体物質の非等方性エッチング方法は半
導体基板上に設けた下部層及び感光膜パターンの間に位
置するよう形成され、前記感光膜パターンにより露出さ
れた半導体物質層を電場によりイオン化された第1プラ
ズマガスを用いて所定角度に傾斜されるようにエッチン
グして下部層を選択的に露出させる過程と、前記電場に
よりイオン化された第2プラズマガスを前記半導体物質
層の傾斜面部に直接印加し、さらに前記露出された下部
層により前記イオン化された第2プラズマガスを前記半
導体物質層の傾斜面部側にスキャタリングさせ前記半導
体物質の傾斜面部が垂直になるようにエッチングする過
程とより成ることを特徴とする。
面のポリシリコン等の半導体物質層の垂直断面に被着さ
れないようにしてポリシリコンの電極及び配線の欠陥と
酸化膜の欠陥等のような半導体集積回路の欠陥を防止す
ることができ、進んで半導体集積回路の収率を向上させ
ることができる半導体物質の非等方性エッチング方法を
提供するにある。
施例にしたがう半導体物質の非等方性エッチング方法を
段階的に説明するための半導体構造物の断面図である。
酸化膜になる下部層10の上部に順次積層されたポリシリ
コン層12及び前記ポリシリコン層12の表面に形成された
感光膜パターン14が図示説明されている。前記酸化膜の
下部層10は図示してない半導体基板の表面に形成され
る。前記ポリシリコン層12は、エッチング対象薄膜とし
て、ポリシリコン層12は前記下部層10の上部に堆積させ
ることにより形成される。前記感光膜パターン14は前記
ポリシリコン層12の表面にフォトレジストを塗布し、マ
スクを用いて前記フォトレジストを露光し、さらに前記
露光されたフォトレジストを現像することにより形成さ
れる。また、前記感光膜パターン14は前記ポリシリコン
層12を選択的に露出させる。
された前記ポリシリコン層12は第1プラズマガス及び電
場により、図2Bに示されたように50゜〜70゜のポジテ
ィブ傾斜角の範囲で傾斜させるようにエッチングされ
る。この際、前記第1プラズマガスは前記電場によりイ
オン化され、前記イオン化された第1プラズマガスは前
記露出されたポリシリコン層12の原子と反応して揮発性
物質を生成し、これは真空ポンプにより図示してない密
閉されたチャンバの外部に容易に排出される。さらに、
前記第1プラズマガスはCl2 ガス及びHeガスが混合
されることにより生成され、さらに前記Cl2 ガス及び
Heガスは前記エッチング工程のため500SCCMの量だけ
所要とされる。前記ポリシリコン層12の断面が50゜〜70
゜のポジティブ傾斜を有するようにするため、前記第1
プラズマガスの圧力及び前記電場の電力は各々500 mT
の圧力及び400 W以下の電力に設定される。前記露出さ
れたポリシリコン層12がエッチングされることにより前
記ポリシリコン層12に発生される断面には前記露出され
たポリシリコン層12が50゜〜70゜のポジティブ傾斜にエ
ッチングされることにより重合体が被着されない。
は図2Bのエッチング工程により除去され、図2Cに示
されたように、酸化膜になる前記下部層10を選択的に露
出させる第1ポリシリコンパターン12Aを形成させる。
前記第1ポリシリコンパターン12Aは前記露出されたポ
リシリコン層12がエッチングされることにより50゜〜70
゜のポジティブ傾斜を成す断面を有するようになる。ま
た、前記第1ポリシリコン層12に形成される断面には前
記露出されたポリシリコン層12が傾斜されるようにエッ
チングされることにより重合体がほぼ被着されない。こ
れは、前記エッチングされることにより形成される前記
ポリシリコン層12の傾斜された断面に重合体が被着され
てもこの重合体は前記イオン化されたプラズマにより分
解除去されるためである。
リシリコンパターン12Bと、前記第2ポリシリコンパタ
ーン12Bの上部に位置した前記感光膜パターン14が示さ
れている。前記垂直断面を有する前記第2ポリシリコン
パターン12Bは第2プラズマガス及び電場により図2C
に示された前記第1ポリシリコンパターン12Aの傾斜面
部がエッチングされることにより形成される。さらに前
記露出された酸化膜10は前記イオン化された第2プラズ
マガスを前記第1ポリシリコンパターン12Aの傾斜面部
側にスキャタリングして前記第1ポリシリコンパターン
12Aの傾斜面部の下段部より早くエッチングされるよう
にする。結果的に、前記第1ポリシリコンパターン12A
の傾斜面部の下段部が前記上段部より早くエッチングさ
れることにより、前記第2ポリシリコンパターン12Bが
ほぼ90゜に近接する垂直断面を有するようになる。さら
に前記酸化膜の下部層10によりスキャタリングされる前
記イオン化された第2プラズマガスは前記第1ポリシリ
コンパターン12Aの傾斜面部に被着される重合体を分解
するため重合体が前記ポリシリコンパターン12Bの垂直
断面に残らないようにする。前記第2プラズマガスは前
記第1プラズマガスと同様に生成されることもできる
が、前記第1プラズマガスを形成する物質等と異なる物
質を用いて生成することが好ましい。
等方性エッチング方法はポリシリコン層をイオン化され
たプラズマガスにより1次的に所定角度斜めにエッチン
グし、前記イオン化されたプラズマガス及び前記エッチ
ングされたポリシリコン層12Aにより露出される下部層
10に対しスキャタリングされるプラズマガスにより前記
斜めにエッチングされたポリシリコン層12Aの断面を垂
直断面12Bになるようエッチングして、重合体が前記ポ
リシリコンの垂直断面12Bに被着されないようにする。
前記重合体の被着を防止することにより、本発明の半導
体物質の非等方性エッチング方法はポリシリコンの電極
及び配線の欠陥と酸化膜の欠陥等のような半導体集積回
路の欠陥を防止することができ、進んで半導体集積回路
の収率を向上させることができる工業上大なる利点があ
る。
リコンだけでなくシリコンを含むシリコン化合物及び他
の物質を垂直にエッチングすることに用いることができ
ることは明らかであって、本発明は上述の実施例のみに
限定されるものでなく、特許請求の範囲を逸脱しない範
囲で実施できるものである。
性エッチング方法を段階別に説明するための半導体構造
物の断面図である。
例の半導体物質の非等方性エッチング方法を段階別に説
明するための半導体構造物の断面図である。
ング方法を段階別に説明するものである。図1Aには、
半導体基板(図示せず)上に形成される下部層1の上部
に堆積されたポリシリコン層2と前記ポリシリコン層2
の上部に形成されたフォトレジストパターン3が示され
ている。前記フォトレジストパターン3は前記ポリシリ
コン層2の表面にフォトレジストを塗布し、マスクを用
いて、前記フォトレジストを露光し、さらに前記露光さ
れたフォトレジストを現像することにより形成される。
り露出された前記ポリシリコン層2は電場によりイオン
化されたプラズマガスと反応して、図1Bに示されたよ
うに、エッチングされる。さらに前記エッチングされた
ポリシリコン層2の側壁、前記ポリシリコンのエッチン
グ対象平面、前記フォトレジストパターン3の表面及び
側壁には重合体4が被着されている。前記重合体4は前
記プラズマガスに含まれた重合因子により生成された
り、又は前記重合因子が前記フォトレジストパターン4
の原子と反応することにより生成される。
シリコン層2のエッチング対象平面は前記イオン化され
たプラズマガスにより完全に除去され前記下部層1を露
出させる。さらに前記エッチングされたポリシリコン層
2の側壁には前記重合体4が前記イオン化されたプラズ
マガスにより除去されなく残る。
層の垂直断面に被着されないようにしてポリシリコンの
電極及び配線の欠陥と酸化膜の欠陥等のような半導体集
積回路の欠陥を防止することができ、進んで半導体集積
回路の収率を向上させることができる半導体物質の非等
方性エッチング方法を提供するにある。
酸化膜になる下部層10の上部に順次積層されたポリシリ
コン層12及び前記ポリシリコン層12の表面に形成された
感光膜パターン14が図示説明されている。前記酸化膜の
下部層10は図示してない半導体基板の表面に形成され
る。前記ポリシリコン層12は、エッチング対象薄膜とし
て、ポリシリコン層を前記下部層10の上部に堆積させる
ことにより形成される。前記感光膜パターン14は前記ポ
リシリコン層12の表面にフォトレジストを塗布し、マス
クを用いて前記フォトレジストを露光し、さらに前記露
光されたフォトレジストを現像することにより形成され
る。また、前記感光膜パターン14は前記ポリシリコン層
12を選択的に露出させる。
リシリコンパターン12Bと、前記第2ポリシリコンパタ
ーン12Bの上部に位置した前記感光膜パターン14が示さ
れている。前記垂直断面を有する前記第2ポリシリコン
パターン12Bは第2プラズマガス及び電場により図2C
に示された前記第1ポリシリコンパターン12Aの傾斜面
部がエッチングされることにより形成される。さらに前
記露出された酸化膜10は前記イオン化された第2プラズ
マガスを前記第1ポリシリコンパターン12Aの傾斜面部
側にスキャタリングして前記第1ポリシリコンパターン
12Aの傾斜面部の下段部が上段部より早くエッチングさ
れるようにする。結果的に、前記第1ポリシリコンパタ
ーン12Aの傾斜面部の下段部が前記上段部より早くエッ
チングされることにより、前記第2ポリシリコンパター
ン12Bがほぼ90゜に近接する垂直断面を有するようにな
る。さらに前記酸化膜の下部層10によりスキャタリング
される前記イオン化された第2プラズマガスは前記第1
ポリシリコンパターン12Aの傾斜面部に被着される重合
体を分解して重合体が前記第2ポリシリコンパターン12
Bの垂直断面に残らないようにする。前記第2プラズマ
ガスは前記第1プラズマガスと同様に生成されることも
できるが、前記第1プラズマガスを形成する物質等と異
なる物質を用いて生成することが好ましい。
等方性エッチング方法はポリシリコン層をイオン化され
たプラズマガスにより1次的に所定角度斜めにエッチン
グし、前記イオン化されたプラズマガス及び前記エッチ
ングされたポリシリコン層12Aにより露出される下部層
10によりスキャタリングされるプラズマガスにより前記
斜めにエッチングされたポリシリコン層12Aの断面を垂
直断面になるようエッチングして、重合体が前記ポリシ
リコンの垂直断面に被着されないようにする。前記重合
体の被着を防止することにより、本発明の半導体物質の
非等方性エッチング方法はポリシリコンの電極及び配線
の欠陥と酸化膜の欠陥等のような半導体集積回路の欠陥
を防止することができ、進んで半導体集積回路の収率を
向上させることができる工業上大なる利点がある。
Claims (5)
- 【請求項1】 半導体基板上に設けた下部層及び感光膜
パターンの間に位置するよう形成され、前記感光膜パタ
ーンより露出された半導体物質層を非等方性エッチング
するための方法において、 電場によりイオン化された第1プラズマガスを用いて前
記露出された半導体物質層を所定の角度に傾斜されるよ
うにエッチングして下部層を選択的に露出させるメイン
エッチング過程と、 前記電場によりイオン化された第2プラズマガスを前記
半導体物質層の傾斜面部に直接印加し、さらに前記露出
された下部層に対し前記イオン化された第2プラズマガ
スを前記半導体物質層の傾斜面部側にスキャタリングさ
せ前記半導体物質の傾斜面部が垂直になるようエッチン
グする過渡エッチング過程とより成ることを特徴とする
半導体物質の非等方性エッチング方法。 - 【請求項2】 前記メインエッチング過程により形成さ
れた前記半導体物質層の傾斜面部の傾斜角が50゜〜70゜
であることを特徴とする請求項1記載の半導体物質の非
等方性エッチング方法。 - 【請求項3】 前記イオン化された第1プラズマガスは
Cl2 及びHeガスを含み、500 mTの圧力を有し、さ
らに400 W以下の電場によりイオン化されたことを特徴
とする請求項2記載の半導体物質の非等方性エッチング
方法。 - 【請求項4】 前記Cl2 及びHeガスが総流量におい
て500 SCCM以上であることを特徴とする請求項3記載の
半導体物質の非等方性エッチング方法。 - 【請求項5】 前記イオン化された第2プラズマガスは
300 mTの圧力を有し150 W以下の電場によりイオン化
されたことを特徴とする請求項1記載の半導体物質の非
等方性エッチング方法。
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US6083803A (en) | 1998-02-27 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63111628A (ja) * | 1986-10-23 | 1988-05-16 | インテル・コーポレーシヨン | 半導体デバイスのパターン形成方法 |
JPH02210825A (ja) * | 1989-02-10 | 1990-08-22 | Hitachi Ltd | プラズマエッチング方法及び装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4460435A (en) * | 1983-12-19 | 1984-07-17 | Rca Corporation | Patterning of submicrometer metal silicide structures |
US4487652A (en) * | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
US4676869A (en) * | 1986-09-04 | 1987-06-30 | American Telephone And Telegraph Company At&T Bell Laboratories | Integrated circuits having stepped dielectric regions |
US4889588A (en) * | 1989-05-01 | 1989-12-26 | Tegal Corporation | Plasma etch isotropy control |
JPH04125924A (ja) * | 1990-09-17 | 1992-04-27 | Mitsubishi Electric Corp | プラズマエッチング方法 |
-
1993
- 1993-05-26 KR KR93009164A patent/KR970000198B1/ko not_active IP Right Cessation
-
1994
- 1994-05-25 US US08/248,754 patent/US5509995A/en not_active Expired - Lifetime
- 1994-05-25 JP JP6110900A patent/JP2690860B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63111628A (ja) * | 1986-10-23 | 1988-05-16 | インテル・コーポレーシヨン | 半導体デバイスのパターン形成方法 |
JPH02210825A (ja) * | 1989-02-10 | 1990-08-22 | Hitachi Ltd | プラズマエッチング方法及び装置 |
Also Published As
Publication number | Publication date |
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JP2690860B2 (ja) | 1997-12-17 |
US5509995A (en) | 1996-04-23 |
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