KR920010775B1 - 실리콘 표면상의 실리콘 산화막 제거방법 - Google Patents

실리콘 표면상의 실리콘 산화막 제거방법 Download PDF

Info

Publication number
KR920010775B1
KR920010775B1 KR1019890010818A KR890010818A KR920010775B1 KR 920010775 B1 KR920010775 B1 KR 920010775B1 KR 1019890010818 A KR1019890010818 A KR 1019890010818A KR 890010818 A KR890010818 A KR 890010818A KR 920010775 B1 KR920010775 B1 KR 920010775B1
Authority
KR
South Korea
Prior art keywords
oxide film
silicon
etching
gas
silicon oxide
Prior art date
Application number
KR1019890010818A
Other languages
English (en)
Other versions
KR900001880A (ko
Inventor
겐지 가와이
도시아끼 오가와
Original Assignee
미쓰비시뎅끼 가부시끼가이샤
시기 모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시뎅끼 가부시끼가이샤, 시기 모리야 filed Critical 미쓰비시뎅끼 가부시끼가이샤
Publication of KR900001880A publication Critical patent/KR900001880A/ko
Application granted granted Critical
Publication of KR920010775B1 publication Critical patent/KR920010775B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H01L21/02049—Dry cleaning only with gaseous HF

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

내용 없음.

Description

실리콘 표면상의 실리콘 산화막 제거방법
제1도는 본 발명의 실시예에서 사용되는 장치의 한 예인 평행 평판형 에칭장치의 구조를 보여주는 개략도.
제2도는 본 발명의 실시예를 설명하는 스텝들을 보여주는 공정도.
제3a도에서 제3e도는 제2도의 각 공정에 있어서의 실리콘 기판의 상태를 보여주는 도면.
제4도는 본 발명의 실시예에서 사용되는 장치의 한예인 포토케미컬타입 에칭장치의 구조를 보여주는 개략도.
제5도는 종래의 실리콘 표면 처리스텝을 보여주는 도면.
제6a도에서 제6d도는 제5도의 각 스텝에 있어서의 실리콘 기판의 상태를 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
12,13 : 고주파전극 14 : 커패시터
16 : 가스유입구 17 : 가스배출구
22 : Si기판 21 : SiO2막
본 발명은 대개 실리콘 표면의 처리방법에 관한 것이며, 특히 실리콘 표면상의 실로콘 산화막을 에칭하여 제거한 후에 잔존하는 실리콘 표면상의 유기물을 에칭하여 제거하는 방법에 관한 것이다.
신뢰성이 높은 반도체 디바이스를 제조하기 위하여서는 실리콘 기판과, 실리콘 기판의 표면상에 형성되는 얇은 막과의 계면구조를 잘 콘트롤하는 것이 필요하다. 산소를 포함하는 대기중에 실리콘을 남겨두고 자연 산화막이 실리콘 표면상에 형성된다는 것은 이미 알려진 바이다. 그러므로 이 자연산화막은 반도체 디바이스를 제조하기 전에 제거되어야 한다. 더우기 반도체 디바이스 제조공정은 실리콘 산화막이 강제적으로 실리콘 표면상에 형성되도록 하여 그후 요망하는 실리콘 산화막만을 제거함으로서 회로패턴을 형성하는 스텝이 있다.
종래에, 상기에 설명된 자연산화막 및 실리콘 산화막(이하, 실리콘 산화막이라 한다)은 CHF3가스 혹은 CmFn과 H2의 혼합가스로 에칭되어 제거되어 왔다.
이들 가스를 사용함으로서, 실리콘 산화막이 밑바탕의 실리콘 보다도 우선적으로 에칭되기 때문이다.
그 밑바탕의 실리콘이 쉽게 에칭되지 않는 이유는 플라즈마에서 발생된 CH3+가 실리콘과 쉽게 반응하지 못하여 실리콘 표면이 CxFy그룹의 유기물을 덮여버리기 때문이다. 특히 CmFn과 H2의 혼합가스가 사용될 때 CmFn의 m:n비가 높아질수록 실리콘 산화막이 보다 쉽게 에칭된다는 것은 이미 알려진 바이다.
즉 m:n비가 높아짐에 따라 실리콘의 에칭비율에 대한 실리콘 산화막의 에칭비율의 비(실리콘 산화막의 에칭비율/실리콘의 에칭비율)가 향상된다. 그러나 CxFy그룹의 유기물이 실리콘 표면상에 잔존하면 몇가지 문제가 발생한다.
예를들어 율기물은 절연물질이기 때문에, 배선접속시에 전기저항이 상승하는 등의 문제이다. 더우기 실리콘 산화막을 에칭하므로서, 에칭손상층이 실리콘 표면상에 형성된다.
이 에칭손상층은 반도체 디바이스의 신뢰성 저하로 이어진다. 실리콘 표면상의 CxFy그룹의 유기물 및 에칭손상층을 제거하는 방법으로 자외선에 의해 Cl2가스를 일으켜 Cl라디칼을 형성하여, 그 Cl라디칼에 의해 그 유기물 및 에칭손상층을 제거케하는 방법이 있다.
그 방법은 한 예로 1985년 10월 Institute of Electrical Engineers에 의해 주최된 제7회 Symposium of Dry Process에서 배포된 자료의 25페이지에서 29페이지까지의 “Si Surface Treatment Using Deep UV Irradiation”에서 설명된다.
그러나 CxFy그룹의 유기물 및 에칭손상층이 제거되고 나서 그 다음에 실리콘 표면상에 알루미늄 배선이 제공되는 경우를 고려해 볼 때, 만약 Cl2가스가 Al배선이 제공되는 실리콘 표면상에 극히 미량으로라도 남아 있으면 알루미늄이 부식된다. 그리하여, Cl2가스를 사용한 에칭은 알루미늄 배선의 신뢰성을 저하시키는 결과를 가져올 수 있다. 더우기 실리콘 표면상의 CxFy그룹의 유기물 및 에칭손상층을 제거하는 또 하나의 방법으로 O2플라즈마와 웨트 프로세싱(wet processing)을 이용한 방법이 있다.
예를들어 그 방법은 한 예로 1987년 가을에 열린 제48회 Conference of Applied Physics의 강연예고집 Vol. 2, 19a-M-7 pp. 562“RIE에 의한 탄소오염과 그 제거방법”에 기재되어 있다. 그러나 O2플라즈마를 사용함으로서, CxFy그룹의 유기물 및 에칭손상층을 제거한 후 실리콘 산화막이 실리콘 표면상에 형성된다.
한편 웨트 프로세싱을 사용함으로서 에칭비율이 증가되므로 에칭을 콘트롤하기가 어려워 진다.
또한 실리콘 표면상에 유기물을 남기는 일없이 실리콘 표면으로부터 실리콘 산화막을 제거하는 방법이 있는데 NF3가스에 의한 에칭방법이 그것이다. 그러한 방법은 한예로 미국 특허번호 4,711,698에 설명되어 있다.
이 방법에서 에칭에 사용되지 않는 N은 N2가 되어서 실리콘 표면상에 잔존물이 남지 않게 된다. 그러나 NF3가스를 사용함으로서, 실리콘 에칭비율에 대한 실리콘 산화막의 에칭비율의 비(선택비=실리콘 산화막의 에칭비율/실리콘의 에칭비율)가 1에 가까워진다. 그러므로 실리콘과 실리콘 산화막은 동일양에 의해 에칭된다.
이와 같이 실리콘 표면상에 형성된 실리콘 산화막의 두께에 불균형이 있게 되면 다음의 문제들이 발생한다. 실리콘 산화막의 얇은 부분은 실리콘 산화막이 두꺼운 부분보다 더 빨리 제거되고, 따라서 실리콘 산화막의 두꺼운 부분이 제거될때까지 실리콘 산화막의 얇은 부분에서 밑바탕의 실리콘이 에칭된다.
특히 실리콘 산화막의 얇은 부분에 실리콘 표면상에 B등을 주입함으로서 형성된 활성영역이 있으면 그 활성영역까지도 에칭된다. 결과적으로 반도체 디바이스의 작동특성이 악영향을 받게 된다.
종래에, 실리콘 표면상에 남아 있는 에칭손상층 및 유기물이 실리콘 산화막 제거후 CF4와 SF6과 같은 가스를 사용하여 에칭되어 왔다.
이 에칭처리공정에서 CF4, SF6같은 가스가 해리되어 F라디칼을 형성하고, 이 F라디칼에 의해서 유기물과 에칭손상층이 제거된다.
그 유기물은 그 F라디칼의 반응에 의해 제거된다. 더우기 F라디칼은 그 유기물을 통과하여 실리콘과 반응하여 SiF4를 형성한다. 실리콘 표면상의 에칭손상층과 유기물은 상기에 설명된 방식으로 형성된 SiF4에 의해 파괴되어 제거된다. 실리콘 기판상에 산화막을 에칭하여 제거하고, 또 그 에칭후에 잔존하는 유기물 및 에칭손상층을 에칭하여 제거하는 종래의 처리공정에 대한 설명이 도면을 참조로 하여 이루어진다.
제5도는 그러한 처리의 스텝을 보여주는 도면이다.
제6a도에서 제6d도는 각 스텝에 있어서의 실리콘 기판의 상태를 보여주는 도면이다.
제6a도에서, 그 위에 형성된 SiO4막(1)을 가지는 실리콘 기판(2)이 먼저 준비된다. 다음에, 형성된 CF3+가 기판상에 형성된 SiO막(1)을 제6b도에서, CHF3가스를 해리함으로서 가지는 실리콘 기판(2)에 공급된다. 제6c도에서, SiO2막(1)이 제거된다. 그 대신에, CxFy그룹의 유기물(3) 및 에칭손상층(4)이 잔존하게 된다. 다음에, 제6d도에서, SF6가스를 해리함으로서 형성되는 F*(F라디칼)이 CxFy그룹의 유기물 및 에칭손상층(4)이 잔존하는 실리콘 기판(2)에 공급되어 CxFy그룹의 유기물(3)과 에칭손상층(4)를 실리콘 기판에서 제거한다.
그러나 CF4및 SF6와 같은 에칭가스를 사용하는 종래의 에칭은 F라디칼의 형성과 동시에 유리되는 불화탄소계 화합물이나 유화물등이 실리콘 표면상에 퇴적되어 실리콘 표면이 깨끗하게 처리될 수 없다는 문제점을 가진다.
본 발명의 목적은 실리콘 표면상의 실리콘 산화막이 실리콘 표면상에 잔존물을 남기지 않고 깨끗하게 제거될 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은 실리콘 표면상에 형성되는 실리콘 산화막과 함께, 에칭에 의해 형성되는 실리콘 표면상의 에칭손상층이 제거될 수 있는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 실리콘 산화막의 두께에 불균형이 있을 지라도, 밑바탕의 실리콘을 에칭함이 없이 실리콘 표면상에 형성된 실리콘 산화막이 제거될 수 있는 방법을 제공하는 것이다.
또 다른 목적으로 실리콘 표면과 그 위에 형성되는 배선층의 접촉부의 전기저항에 있어서의 증가각 콘트롤될 수 있는 실리콘 산화막 제거방법을 제공하는 것이다.
또 다른 목적이 실리콘 표면상에 형성된 알루미늄 배선층과 관련한 부식이 방지될 수 있는 산화막 제거방법을 제공하는 것이다.
본 발명의 실리콘 표면상에 형성된 실리콘 산화막을 에칭하여 제거하는 방법에 관한 것이다.
먼저, 실리콘 표면상에 실리콘 산화막이 기정(旣定)가스를 사용, 에칭되어 제거된다.
그 기정가스는 실리콘 표면상에 유기물을 남기는 가스이다. 그러므로 실리콘 산화막을 제거한 후에, 유기물이 실리콘 표면상에 남는다. 그 실리콘 표면상에 잔존하는 유기물은 NF3가스와 F2가스중 어느하나를 사용, 에칭함으로서 제거된다.
본 발명에서 에칭가스로 사용되는 NF3와 F2가스를 사용하면, 실리콘 표면을 지저분하게 만드는 잔존물이 형성되지 않고 F라디칼이 형성된다. 더우기 N-F와 F-F의 결합에너지는 C-F 혹은 S-F의 결합에너지 보다 더 적다. 따라서 NF3가스와 F2가스는 CF4가스와 SF6가스와 같은 종래의 가스보다 더 쉽게 F라디칼을 형성하며, 실리콘 표면상의 유기물이 쉽게 제거될 수 있게 된다. 덧붙여, 실리콘 표면상의 유기물을 제거한 후에 알루미늄 배선이 실리콘 표면상에 제공되는 경우를 고려할 때, NF3및 F2가 알루미늄 배선이 제공되는 실리콘 표면상에 잔존할지라도, 알루미늄은 NF3와 F2에 의해서 부식되지 않는다.
앞서 말한 본 발명의 목적, 특징, 측면 그리고 이점들이 첨부도면과 함께 다음 상세한 설명으로 부터 더욱 명백해질 것이다.
다음은 본 발명의 실시예에 대한 설명이다.
제1도는 본 발명의 실시예에서 사용되는 장치의 한 예인 평행 평판형 에칭장치의 구조를 보여주는 개략도이다.
제1도에서, 고주파전극(12)와 (13)은 에칭반응 체임버(11)의 상부와 하부에 각각 제공되며, 고주파전극(12)와 (13)이 서로 대향하여 위치하고 있다.
실리콘 웨이퍼(silicon wafer)와 같은 실리콘 표면을 가지는 한 샘플이 고주파전극(12)상에 놓여 있다. 고주파전극(12)은 접지되어 있다. 고주파전극(13)은 커패시터(14)를 통해 고주파발진기(15)에 연결되어 있다. 고주파발진기(15)는 접지되어 있다.
가스유입구(16) 및 가스배기구(17)가 각각 에칭반응 체임버(11)의 측부와 하부에 제공된다. 가스유입구(16)와 가스배출구(17)는 가스가 고주파전극(12)와 (13)사이를 흐르는 부분에 제공된다.
제1도의 평형 평판형 에칭장치를 사용, 실리콘 표면상의 실리콘 산화막을 에칭하여 제거하고, 또 그 에칭후에 잔존하는 에칭손상층과 유기물을 에칭하여 제거하는 처리가 이제 설명된다.
제2도가 그러한 처리의 스텝을 보여주는 도면이다.
제3a도에서 제3e도는 각 스텝에 있어서의 실리콘 기판의 상태를 보여주는 도면이다.
먼저, 제3a도에서, 그 위에 형성된 SiO2막(21)을 가지는 실리콘 기판이 준비된다. Si기판(22)이 제1도의 평행 평판형 에칭장치의 고주파전극(13)상에 놓여진다.
다음에, 고주파전력이 고주파발진기(15)에 의해서 고주파전극(12)과 (13)에 적용되어 플라즈마를 생성한다. 동시에 CHF3가스가 가스유입구(16)로 부터 에칭반응 체임버로 도입된다. 이것에 의하여 CHF3가스가 해리되어 CF3+가 형성된다.
제3b도에서, CF3+이 그 위에 형성되는 SiO2막(1)을 가지는 Si기판(22)에 공급된다.
제3c도에서, SiO2막이 실리콘 기판(22)으로 부터 제거된다. 그 대신에 CxFy그룹의 유기물(23)이 남는다. 더우기 이 에칭에 의한 에칭손상층(24)이 실리콘 기판(22)의 표면상에 형성된다.
앞서 설명한 에칭처리공정은 모두 종래의 예에 있어서와 동일하며 따라서 그 에칭조건도 종래의 예에 있어서와 동일하다.
다음으로 비활가스인 N2가스가 가스유입구(16)으로부터 에칭반응 체임버(chamber)(11)로 도입되다. 그리하여 에칭반응 반응체임버(11)에 남아 있는 CHF3가스가 가스배출구(17)로 부터 배툴된다. 다음에, 13. 56MHz, 0.15W.cm2의 고주파전력이 고주파발진기(15)에 의해서 고주파전극(12)와 (13)에 인가되어, 플라즈마를 발생시킨다. 거기에다 NF35sccm대 He 200sccm의 비로 이루어진 혼합가스가 가스유입구(16)으로 부터 에칭반응 체임버(11)로 도입된다. 에칭반응 체임버(11)의 압력이 300mTorr로로 설정된다. 고주파전력이 인가되는 시간은 30초이다.
본 실시예에서는 NF3가스의 안정성을 가지기 위하여, He 가스가 NF3가스와 혼합되어, 에칭비율을 감소시킨다. NF3이 상기에 설명된 방식에 의해 발생한 플라즈마에서 해리되어, F라디칼이 형성된다.
제3d도에서 이 F라디칼이 CxFy그룹의 유기물(23)과 에칭손상층(24)이 잔존하는 실리콘 기판(22)에 공급된다.
제3e도에서 보여지는 바와 같이 유기물(23)과 에칭손상층(24)이 실리콘 기판(22)으로 부터 제거된다. 제거된 유기물등은 가스배출구(17)로 배기된다. 유기물등을 제거후에 실리콘 표면이 X-선 전자분광법을 사용 관찰된 결과, 잔존물의 퇴적이 인지되지 않고 깨끗한 실리콘 표면이 얻어진다는 점이 확인되었다. 또한 에칭비율은 상술한 것과 같이 NF3가스에 더해지는 불활성가스의 양을 변화시키는 것에 의하여 콘트롤될 수가 있다.
상기 설명된 실시예에서 실리콘 산화막을 제거한후에 실리콘 표면상에 남아 있는 유기물등의 에칭과 실리콘 표면상의 실리콘 산화막의 에칭이 동일한 반응체임버에서 행해진다. 그러나, 그 에칭은 다른 반응체임버에서 행해질 수도 있다. 예를들어 실리콘 표면상의 실리콘 산화막의 에칭은 평행 평판형 에칭장치에 의해 행해질 수 있으며, 실리콘 산화막을 제거한후에 실리콘 표면상에 남아 있는 에칭손상층과 유기물의 에칭은 포토케미컬타입(photo chemical type) 에칭장치에 의해 행해질 수 있다.
제4도는 포토케미컬타입 에칭장치의 구조를 보여주는 개략도이다.
제4도를 참조할 때 자외선이 투사하는 석영창(quartz window)(32)이 에칭반응 체임버(31)의 상부에 제공된다.
한 샘플지지베이스(33)가 에칭반응 체임버(31)의 하부에 석영창(32)에 대향하여 제공된다. 실리콘 표면을 가지는 한 샘플(sample)이 그 샘플지지베이스(33)상에 놓여진다.
광원으로서 저압 수은램프(34)가 석영창(32)상에 제공된다. 가스유입구(35)와 가스배출구(36)는 각각 에칭반응 체임버(31)의 측부와 하부에 제공된다. 가스유입구(35)와 가스배출구(36)는 가스가 샘플지지베이스(33)상에 흐르는 위치에 제공된다.
다음에 평형 평판형 에칭장치와 포토케미컬타입 에칭장치를 사용한 본 발명의 실시예에 관하여 설명된다.
먼저, 그위에 형성된 실리콘 산화막을 가지는 실리콘 기판이 제1도의 평형 평판현 에칭장치의 고주파전극(13)상에 놓여진다. 다음에 CHF3가스가 가스유입구(16)로 부터 에칭반응 체임버(11)로 도입된다. 동시에 고주파전력이 고주파발진기(15)에 의해서 고주파전극(12)와 (13)에 인가되어 플라즈마를 발생시킨다.
이것에 의하여 CHF3가스가 해리되어 CF3+가스가 형성된다. 그러면 실리콘 산화막이 실리콘 기판으로 부터 제거된다. 대신에 CxFy그룹의 유기물이 실리콘 기판상에 남는다. 더우기 이 에칭에 의한 에칭손상층이 실리콘 기판의 표면상에 형성될 수 있다.
이상의 에칭처리공정은 종래의 예에서와 동일하므로 그 에칭의 조건도 종래와 동일하다. 그리고 나면 유기물과 에칭손상층을 가지는 실리콘 기판이 제4도의 포토케미컬타입 에칭장치의 샘플지지베이스(33)상에 놓여진다.
다음에 에칭반응 체임버(31)로 부터 5×10-8Torr까지 가스가 배출된 후, 가스유입구(35)로 부터 NF3가스가 도입되어 가스압력을 500mTorr이 되도록 설정한다. 184.9nm의 자외선이 저압 수은램프(34)에 의해 조도 100mV/㎠로 조사된다.
이 실시예에서 NF3가스와 비활성가스를 혼합하지 않고 NF3가스만을 사용 에칭이 행해진다.
유기물과 에칭손상층이 NF3가스를 해리함으로서 형성된 F라디칼에 의해서 제거된다. 제거된 유기물등은 가스배출구(36)로 부터 배출된다. 유기물등을 제거한 후 실리콘 표면이 X-선 전자분광법(X-ray electron spectroscopy)으로 관찰된 결과 잔존물의 퇴적이 인지되지 않고 깨끗한 실리콘 표면이 얻어진다는 것이 확인되었다.
이상에서 설명한 것과 같이 본 발명에 의하면 에칭손상층뿐 아니라 유기물도 제거된다. 그러나, 실리콘 표면상의 실리콘 산화막을 제거하는 스텝에서 에칭손상층이 실리콘 표면상에 형성되지 않으면, 후의 스텝에서는 유기물을 제거하는 것만으로 충분하다. 또 이상에서 설명된 실시예에서 NF3가스가 에칭가스로 사용되더래도, F2가스가 NF3가스 대신에 사용될 수 있으며 이 경우에 동일한 효과를 얻을 수 있다. 또 이상의 실시예에서 포토케미컬 에칭과 반응이온(ion)에칭이 예시되었지만, 이들 이외의 에칭방법에도 본 발명을 적용할 수 있다.
이상에서 본 발명의 실시예를 설명하였지만, 본 발명을 실시하는데 있어서의 다음 양상이 있다.
(1) 실리콘 산화막 제거스텝과 유기물 제거스텝이 동일반응 체임버내에서 행해진다.
이 양상에서 반도체 디바이스 제조의 효율이 향상된다. 또, 실리콘 산화막 제거후 실리콘 표면이 산소를 포함하는 대기중에 노출되지 않아도 되므로, 실리콘 산화막 제거후 자연 산화막이 실리콘 표면상에 형성되지 않는다.
(2) 상기 설명된(1)의 양상에 있어서 실리콘 산화막 제거스텝과 유기물 제거스텝과의 사이의 반응체임버내에 비활성가스를 도입하고, 실리콘 산화막 제거용 가스를 반응체임버 밖으로 배출하는 공정을 포함시킨다.
(3) 상기 상기 설명된(1)의 양상에 있어서, 반응성 이온에칭(reactive ion etching)에 의해 에칭이 행해진다.
(4) 실리콘 산화막 제거스텝과 유기물 제거스텝이 서로 다른 반응체임버내에서 이루어진다.
이 양상에서, 실리콘 산화막과 유기물이 가장 바람직한 에칭방법에 의해서 각각 에칭될 수 있다.
(5) 상기 (4)의 양상에 있어서 유기물이 포토케미컬 에칭에 의해 제거되는 동안 실리콘 산화막이 반응성 이온에칭에 의해 제거된다.
(6) 실리콘 산화막의 에칭비율이 실리콘의 에칭비율보다 더 크게되는 가스를 사용하여 실리콘 산화막이 제거된다.
이 양상에서 실리콘 산화막의 두께에 불균형이 있을지라도 실리콘 산화막의 얇은 부분이 에칭된후 밑바탕의 실리콘이 쉽게 애칭되지 않으므로 실리콘 산화막의 두꺼운 부분의 에칭이 끝날때까지 밑바탕의 실리콘이 과도하게 에칭되는 일은 방지된다.
(7) 상기 (6)의 양상에서 CHF3가스 혹은 CmFn과 H2의 혼합가스가 산화막, 제거가스로서 사용된다.
(8) 비활성가스가 유기물 제거에 사용되는 가스와 혼합되는데 그 에칭비율을 조정하기 위해서이다.
이 양상에서 예를들어 유기물 제거용의 가스가 안정되도록 하려면 에칭비율을 감소시키는 것이 필요하다.
이상에서와 같이 본 발명에 따르면 실리콘 산화막을 제거한후 실리콘 표면상에 잔존하는 유기물을 NF3가스와 F2가스의 적어도 하나에 의해서 에칭된다. 그러므로 실리콘 표면을 지저분하게 만드는 잔존물을 실리콘 표면상에 퇴적되지 않는다. 더우기 NF3가스와 F2가스를 사용할 때, 에칭가스로서 종래에 사용되엇던, CF4와 SF6을 사용하는 것보다 F라디칼이 더 쉽게 형성되므로 실리콘 표면상의 유기물은 종래의 예보다 더 쉽게 제거될 수 있다.
또, 실리콘 표면상의 유기물 제거후 실리콘 표면상에 알루미늄 배선이 제공되는 경우를 고려할 때, NF3와 F2가 알루미늄 배선이 제공되는 실리콘 표면상에 잔존할지라도 알루미늄은 NF3와 F2와 같은 물질에 의해서 부식되지 않는다.
본 발명이 상세히 설명되고 예시되었지만 그와 같은 것은 예와 도시만으로 분명히 이해되며 한계에 의하지 않고 본 발명의 범위와 정신은 단지 첨가 청구범위의 용어에 의해서만 한정된다.

Claims (9)

  1. 실리콘 표면(22)상에 있는 실리콘 산화막(21)을 제거하여 깨끗한 표면을 얻기 위한 방법에 있어서, 상기 실리콘 표면(22)상에 유기물을 남기는 가스를 사용하여 상기 실리콘 표면(22)상의 실리콘 산화막(21)을 에칭하는 스텝과, 상기 실리콘 산화막(21)을 제거한 후에 NF3가스와 F2가스중 적어도 하나를 사용하여 상기 실리콘 표면(22)상에 남아 있는 유기물(23)을 에칭하는 스텝을 포함하는 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
  2. 제1항에 있어서, 상기 실리콘 산화막을 스텝과, 상기 유기물을 제거하는 스텝이 동일한 반응체임버(11)에서 이루어지는 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
  3. 제2항에 있어서, 비활성가스를 상기 반응체임버(11)로 도입하고, 상기 실리콘 산화막을 제거하는 가스를 상기 반응체임버(11)밖으로 배출하는 스텝이 상기 실리콘 산화막 제거스텝과 상기 유기물 제거스텝사이에서 이루어지도록 한 것을 특징으로 하는 실리콘 표면실리콘 산화막 제거방법.
  4. 제2항에 있어서, 상기 동일 체임버(11)에서 행해지는 에칭이 반응 이온에칭(reactive ion etching)인 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
  5. 제1항에 있어서, 상기 실리콘 산화막의 제거스텝과, 상기 유기물의 제거스텝이 서로 다른 반응체임버(11,31)에서 이루어지도록 한 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
  6. 제5항에 있어서, 상기 실리콘 산화막이 반응성 이온에칭에 의해 제거되고 상기 유기물이 포토케미컬(photo chemical) 에칭에 의해 제거되는 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
  7. 제1항에 있어서, 상기 실리콘 산화막이 에칭비율이 실리콘의 에칭비율보다 상대적으로 크게되는 가스를 사용하여 상기 실리콘 산화막이 제거되는 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
  8. 제7항에 있어서, CHF3가스 혹은 CmFn과 H2의 혼합가스가 상기 실리콘 산화막을 제거용 가스로서 사용되는 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
  9. 제1항에 있어서, 비활성가스가 에칭비율을 조정하기 위하여 상기 유기물을 제거하는 가스와 혼합되는 것을 특징으로 하는 실리콘 표면상의 실리콘 산화막 제거방법.
KR1019890010818A 1988-07-29 1989-07-29 실리콘 표면상의 실리콘 산화막 제거방법 KR920010775B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP88-191361 1988-07-29
JP19136188 1988-07-29
JP63-191361 1988-07-29
JP1-6828 1989-01-13
JP1006828A JP2626913B2 (ja) 1988-07-29 1989-01-13 シリコン表面の処理方法

Publications (2)

Publication Number Publication Date
KR900001880A KR900001880A (ko) 1990-02-27
KR920010775B1 true KR920010775B1 (ko) 1992-12-17

Family

ID=26341029

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890010818A KR920010775B1 (ko) 1988-07-29 1989-07-29 실리콘 표면상의 실리콘 산화막 제거방법

Country Status (4)

Country Link
US (1) US5100504A (ko)
JP (1) JP2626913B2 (ko)
KR (1) KR920010775B1 (ko)
DE (1) DE3925070C2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756670B1 (en) 1988-08-26 2004-06-29 Semiconductor Energy Laboratory Co., Ltd. Electronic device and its manufacturing method
US5147822A (en) * 1988-08-26 1992-09-15 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method for improving a package of a semiconductor device
JP2966036B2 (ja) * 1990-05-10 1999-10-25 キヤノン株式会社 エッチングパターンの形成方法
JP2682896B2 (ja) * 1990-09-10 1997-11-26 シャープ株式会社 半導体レーザ素子の作製方法
JP3185150B2 (ja) * 1991-03-15 2001-07-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP3084497B2 (ja) * 1992-03-25 2000-09-04 東京エレクトロン株式会社 ＳｉＯ２膜のエッチング方法
AU658524B1 (en) * 1993-08-17 1995-04-13 Yokogawa Electric Corporation Semiconductor type differential pressure measurement apparatus and method for manufacturing the same
US6124211A (en) * 1994-06-14 2000-09-26 Fsi International, Inc. Cleaning method
TW343360B (en) * 1996-07-31 1998-10-21 Applied Materials Inc Plasma reactor process for high photoresist selectivity and improved polymer adhesion
US5942446A (en) * 1997-09-12 1999-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
KR100265329B1 (ko) * 1998-04-22 2000-09-15 김영환 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법
JP2000100749A (ja) 1998-09-25 2000-04-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6352081B1 (en) 1999-07-09 2002-03-05 Applied Materials, Inc. Method of cleaning a semiconductor device processing chamber after a copper etch process
US6313042B1 (en) * 1999-09-03 2001-11-06 Applied Materials, Inc. Cleaning contact with successive fluorine and hydrogen plasmas
EP3269843A1 (en) * 2006-04-10 2018-01-17 Solvay Fluor GmbH Etching process
JP4968861B2 (ja) 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム
US9299557B2 (en) * 2014-03-19 2016-03-29 Asm Ip Holding B.V. Plasma pre-clean module and process
US10373850B2 (en) 2015-03-11 2019-08-06 Asm Ip Holding B.V. Pre-clean chamber and process with substrate tray for changing substrate temperature
CN107527870B (zh) 2017-08-29 2023-08-25 惠科股份有限公司 一种阵列基板的制作方法及其制作设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028155A (en) * 1974-02-28 1977-06-07 Lfe Corporation Process and material for manufacturing thin film integrated circuits
JPS57181376A (en) * 1981-04-30 1982-11-08 Toshiba Corp Dry etching device
JPS5934633A (ja) * 1982-08-23 1984-02-25 Toshiba Corp 半導体装置の製造方法
US4784720A (en) * 1985-05-03 1988-11-15 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4711698A (en) * 1985-07-15 1987-12-08 Texas Instruments Incorporated Silicon oxide thin film etching process
US4680086A (en) * 1986-03-20 1987-07-14 Motorola, Inc. Dry etching of multi-layer structures
JPS6380537A (ja) * 1986-09-24 1988-04-11 Daikin Ind Ltd シリコン基板の表面損傷の除去方法
JPS6415928A (en) * 1987-07-10 1989-01-19 Hitachi Ltd Dry etching method

Also Published As

Publication number Publication date
DE3925070A1 (de) 1990-02-01
US5100504A (en) 1992-03-31
JPH02119134A (ja) 1990-05-07
JP2626913B2 (ja) 1997-07-02
KR900001880A (ko) 1990-02-27
DE3925070C2 (de) 1993-10-21

Similar Documents

Publication Publication Date Title
KR920010775B1 (ko) 실리콘 표면상의 실리콘 산화막 제거방법
US8129281B1 (en) Plasma based photoresist removal system for cleaning post ash residue
US6136211A (en) Self-cleaning etch process
US5472564A (en) Method of dry etching with hydrogen bromide or bromide
US5908319A (en) Cleaning and stripping of photoresist from surfaces of semiconductor wafers
US6680164B2 (en) Solvent free photoresist strip and residue removal processing for post etching of low-k films
US4473435A (en) Plasma etchant mixture
US4264409A (en) Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide
JP4825911B2 (ja) 介在チャンバでの脱フッ素化及びウェハ脱フッ素化ステップによるプラズマエッチング及びフォトレジストストリッププロセス
JP4648900B2 (ja) 基板からフォトレジストを除去する方法
WO2006020344A1 (en) Method for stripping photoresist from etched wafer
JP3275043B2 (ja) エッチングの後処理方法
US20050158667A1 (en) Solvent free photoresist strip and residue removal processing for post etching of low-k films
US6647994B1 (en) Method of resist stripping over low-k dielectric material
US20050009356A1 (en) Method of manufacturing semiconductor device and method of cleaning plasma etching apparatus used therefor
US6566269B1 (en) Removal of post etch residuals on wafer surface
JPH08186099A (ja) レジストのアッシング方法
JP4060450B2 (ja) ドライエッチング方法
JPH01200628A (ja) ドライエッチング方法
JPS61247032A (ja) テ−パエツチング方法
JP3166350B2 (ja) 半導体装置の製造方法
JPH0432228A (ja) ドライエッチング方法およびこれを用いた半導体装置の製造方法
JPH05129246A (ja) 半導体製造装置のクリーニング方法
JPS61247033A (ja) テ−パエツチング方法
JPH0750284A (ja) 半導体物質の非等方性エッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061211

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee