JPS61247032A - テ−パエツチング方法 - Google Patents

テ−パエツチング方法

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JPS61247032A
JPS61247032A JP8775285A JP8775285A JPS61247032A JP S61247032 A JPS61247032 A JP S61247032A JP 8775285 A JP8775285 A JP 8775285A JP 8775285 A JP8775285 A JP 8775285A JP S61247032 A JPS61247032 A JP S61247032A
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JP
Japan
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gas
etching
mask
sputtering
etching method
Prior art date
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Pending
Application number
JP8775285A
Other languages
English (en)
Inventor
Tsunetoshi Arikado
経敏 有門
Haruo Okano
晴雄 岡野
Keiji Horioka
啓治 堀岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS61247032A publication Critical patent/JPS61247032A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ドライエツチング方法の改良に係わり、特に
被処理基体をテーパを付けてエツチングするテーパエツ
チング方法に関する。
〔発明の技術的背景とその問題点〕
近年、半導体集積回路の微細化に伴い、反応性イオンエ
ツチング技術が導入され、レジストパターンに沿った垂
直なエツチング形状が達成されるようになっている。し
かし、工程によっては、例えば2層ポリシリコンプロセ
スにおける第1ポリシリコンや埋込み型素子分離領域形
成における単結晶3i等のエツチングにおいては、垂直
よりもむしろテーパを付けることが望ましい場合がある
反応性イオンエツチング装置を用いてテーパ加工する方
法として、エツチングガスにエタンやメタン等の炭化水
素ガスを添加し、炭化水素ガスによるポリマーの堆積と
エツチングとを同時に起こす方法が提案されている(君
塚他、第29回春季応物連合講演会予[j−P、381
.2ad5.1982 > 、この方法でテーパの形成
されるメカニズムを第3図を参照して簡単に説明する。
第3図(a)に示す如<Si基板31上には、予めエツ
チングマスク材としてSiO2膜32膜形2されている
ものとする。これを、真空容器内に対向配置された平行
平板電極の一方の電極上に配置する。その後、容器内に
例えば塩素とメタンとの混合ガスを導入し、電極間に高
周波電力を印加して放電を生起すると、まずメタンが重
合し、第3図(b)に示す如く全面にポリエチレン膜3
4が堆積する。これと同時にイオン衝撃があるので、第
3図(C)に示す如く表面上に堆積したポリエチレン膜
34は破壊され、この部分でのエツチングは進む。しか
し、イオンが入射しないパターンの側壁のポリエチレン
膜34は破壊されずに残留する。従って、次のエツチン
グは、ポリエチレン膜34の膜厚分だけパターン端部か
ら離れたところで起こる。このようなプロセスの繰返し
によって、第3図(d)に示す如<Siのエツチング断
面にテーパが形成される。なお、このテーバ角度は、デ
ポジションとエツチングの起こる比率、即ち塩素とメタ
ンとの混合比により選択することができる。
しかしながら、この種の方法にあっては次のような問題
がおった。即ち、テーパ角度がパターンのサイズに依存
すると共に、第4図(a)に示す如く小さな汝きパター
ンではマスクの端部からテーパが付くのに対し、同図<
b>に示す如く大きな後きパターンではマスクの端部か
ら少し離れたところからテーパが付く。つまり、マスク
の端部に出っ張り(未エツチング部)36が生じる。こ
のような形状は、寸法変換誤差の原因となるため、好ま
しくないものである。
〔発明の目的〕
本発明は上記事情を考慮してなされたもので、その目的
とするところは、パターンサイズに起因する寸法変換誤
差を生じることなく、テーパ状のエツチング形状を得る
ことのできるテーパエツチング方法を提供することにあ
る。
〔発明の概要〕
本発明の骨子は、湧常のエツチングにより形成されたマ
スク端部の出っ張りを、スパッタリングにより除去する
ことにある。
本発明者等が鋭意研究を行った結果、テーバ角度のパタ
ーン依存性は、一種のローディング効果であることが判
った。即ち、小さな扱きパターンでは、エツチング面積
がマスク面積に比較して少なく、一方大きな扱きパター
ンではエツチング面積がマスク面積に比較して非常に大
きい。このため、エツチング面積近傍での塩素とメタン
との濃度比は、大きな扱きパターン程メタンが豊富な状
態、つまり堆積が起こり易い雰囲気となっている。
ざらに、マスクで、ある5i02等の酸化膜もエツチン
グされ酸素を放出する。大きな後きパターンでは上述の
如くマスク面積が小さいために、放出酸素量が少ない。
酸素は、エツチング面近傍のメタンを酸化する作用を有
する。この酸素量が少ないと云うことも、大きな束きパ
ターンで堆積が起こり易い原因の一つとなっていてる。
また、マスクとして5i02等の絶縁膜を用いた場合、
マスク自体が帯電し被エツチング面に入射するイオンを
曲げる虞れがある。特に、大きな俵きパターンでは、パ
ターン側壁の近傍において該近傍のパターン側壁からの
影響を強く受け、イオンが大きく曲げられる。この問題
も、パターンサイズにより寸法変換誤差を生じる原因と
考えられる。
このように、堆積とエツチングとの競合反応に応じてテ
ーパを形成する方法では、パターンサイズに起因する寸
法変換誤差は本質的に生じる問題であり、避けられない
と考えられる。
そこで本発明では、エツチング後、希ガス或いは酸化性
ガスのプラズマを用いて堆積物をスパッタリング作用又
は化学反応によって除去した後、スパッタリング作用に
よってマスク端部からの出っ張りを取除くことを特徴と
する。
即ち本発明は、被処理基体をテーパを付けて選択的にエ
ツチングするテーパエツチング方法において、被処理面
上にエツチングマスクが形成された被処理基体を一対の
電極間に配置したのち、上記電極間にハロゲン原子を含
有するエツチング用ガスと放電により堆積膜を生成する
堆積用ガスとの混合ガスを導入すると共に、該電極間に
放電を生起して上記被処理基体を選択エツチングし、次
いで上記被処理基体を被エツチング物に対し不活性なガ
ス雰囲気中でスパッタリングするようにした方法である
〔発明の効果〕
本発明によれば、スパッタリング作用によりマスク端部
の出っ張りを除去することができる。従って、パターン
寸法変換誤差を著しく低減することができ、微細化及び
高集積化に有効である。ここで、スパッタリング率は、
通常被エツチング物に対するイオンの入射角が60度程
度の時に最大となるので、前述したマスク端部の出っ張
りを除去するのに極めて有効である。
〔発明の実施例〕
以下、本発明の詳細を図示の実施例によって説明する。
第1図(a)〜(e)は本発明の一実施例に係わるテー
パエツチング工程を示す断面図である。
まず、第1図(a)に示す如く面方位(100)のP型
S1基板11を1000 [’C]で湿式酸化し、基板
11上にマスク材としてのSiO2膜12膜形2した。
続いて、このSiO2膜12上にポジ型フォトレジスト
13を塗布し、このレジスト13をパターニングしてレ
ジストパターンを形成した。ここで、レジストパターン
には、小さい汰きパターン大きな扱きパターンの双方を
形成した。
次いで、第2図に示す如きエツチング装置を用い、CH
F3ガスを用いた反応性イオンエツチングにより、S 
i 02膜12を選択エツチングしてマスクパターンを
形成した。その債、酸素プラズマアッシャ−によりレジ
スト13を除去して第1図(b)に示す形状を得た。
なお、第2図に示す装置は通常の反応性イオンエツチン
グ装置と同様でおり、図中21は真空容器、22.23
は平行平板電極、24は試料、25はマツチング回路、
26は高周波電源、27はガス導入口、28はガス排気
口をそれぞれ示している。この装置を用いて上記エツチ
ングを行うには、まず第1図(a>に示す形状の試料2
4を平行平板電極22.23の一方に載置する。そして
、容器21内にCHF3ガスを導入すると共に、電極2
2.23間に高周波電力を印加して放電プラズマを生成
すればよい。また、上記レジスト13の除去は、容器2
1内から試料24を一旦取出した後、上記装置とは別の
酸素プラズマアッシャ−を用いて行った。
次いで、第1図(b)に示す試料を再び第2図に示す装
置の容器21内に配置し、塩素30[sccm] 、メ
タン10 [sccm] 、圧力0.15[tOrr]
 、高周波電力800 [W]で、90秒間エツチング
を行った。このエツチングにより、第1図(C)に示す
如くマスク12及びエツチング側壁には重合膜(堆積I
II)14が徐々に付着し、これと共にテーパ状のエツ
チング溝15が形成された。
上記第1図(C)に示す試料を2つに切断し、一方を酸
素プラズマアッシャ−内に入れ、プラズマ灰化によって
重合膜14を除去した。また、他方は、再び前記第2図
に示す装置の容器21内に入れ、02流量30 [sc
cm] 、圧力0.01[torr] 、高周波電力5
00 [W]で2分間処理した。即ち、02ガスプラズ
マによりスパッタリング処理した。
これら2つの試料の断面をSEM (走査型電子顕微鏡
)を用いて観察したところ、酸素プラズマ灰化によって
重合膜14を除去しただけの試料は、第1図(d)に示
す如くマスクの端部に出っ張り(未エツチング部)16
が見られた。これに対し、02ガスにより反応性イオン
エツチング処理した試料では、酸素イオンスパッタリン
グの効果により、第1図(e)に示す如くマスク端部の
出っ張りが除去され、この部分17は丸みを帯びたもの
となっていた。
このように本実施例方法によれば、反応性イオンエツチ
ングにより選択エツチングした試料を、02ガス中にて
スパッタリングすることにより、マスク端部の出っ張り
を除去することができる。
このため、マスクパターンのサイズに起因する寸法誤差
を生じることなく、所望のテーパ形状を実現することが
できる。また、上記スパッタリング処理は、マスク及び
エツチング側壁の重合膜の除去工程としても機能する。
このため、従来の重合膜除去工程の代りに上記スパッタ
リング処理を行うことにより、従来方法と比較しても工
程が増える等の不都合はない。従って、テーパ断面が必
要な各種エツチングに適用して絶大なる効果が得られる
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記被エツチング物は3i基板に限るもの
ではなく、ポリS1膜、SiO2膜或いはへ2膜に適用
することもできる。また、エツチング用ガスとしての塩
素の代りには、少なくともハロゲン原子を含有するガス
であれば用いることができる。ざらに、堆積用ガスとし
てのメタンの代りには、放電により堆積膜を生成するガ
スであればよく、メタン以外の炭化水素或いは炭化水素
化合物を用いることができる。また、スパッタリング時
に用いる酸素の代りには、被エツチング物に対し不活性
なガスであればよく、一酸化炭素、二酸化炭素、亜酸化
窒素、二酸化窒素、二酸化イオウ、三酸化イオウ、水蒸
気のいずれか一つ、或いはこれらの複数種の混合ガスを
でおってもよい。さらに、希ガスを用いることも可能で
ある。また、エツチング装置は第2図の構成に回答限定
されるものではなく、適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。
【図面の簡単な説明】
第1図(a)〜(e)は本発明の一実施例に係わるテー
パエツチング工程を示す断面図、第2図は上記実施例方
法に使用した反応性イオンエツチング装置の概略構成を
示す断面図、第3図(a)〜(d)はテーパエツチング
のメカニズムを説明するための断面図、第4図(a)(
b)は従来の問題点を説明するための断面図である。 11・・・Si基板(被エツチング物)、12・・・S
iO2膜(マスク)、13・・・レジスト、14・・・
重合膜(堆積膜)、15・・・エツチング溝、16・・
・出っ張り(未エツチング部)、21・・・真空容器、
22.23・・・平行平板電極、24・・・試料、25
・・・マツチング回路、26・・・高周波電源、27・
・・ガス導入口、28・・・ガス排気口。 出願人代理人 弁理士 鈴江武彦 第1図 ゛!

Claims (6)

    【特許請求の範囲】
  1. (1)被処理面上にエッチングマスクが形成された被処
    理基体を一対の電極間に配置する工程と、上記電極間に
    ハロゲン原子を含有するエッチング用ガスと放電により
    堆積膜を生成する堆積用ガスとの混合ガスを導入すると
    共に、該電極間に放電を生起して上記被処理基体を選択
    的にエッチングする工程と、次いで上記被処理基体を被
    エッチング物に対し不活性なガス雰囲気中でスパッタリ
    ングすることを特徴とするテーパエッチング方法。
  2. (2)前記エッチング用ガスとして、塩素を用いたこと
    を特徴とする特許請求の範囲第1項記載のテーパエッチ
    ング方法。
  3. (3)前記堆積用ガスとして、炭化水素或いは炭化水素
    化合物を用いたことを特徴とする特許請求の範囲第1項
    記載のテーパエッチング方法。
  4. (4)前記スパッタリング時に用いる不活性なガスは、
    希ガスであることを特徴とする特許請求の範囲第1項記
    載のテーパエッチング方法。
  5. (5)前記スパッタリング時に用いる不活性なガスは、
    酸素、一酸化炭素、二酸化炭素、亜酸化窒素、二酸化窒
    素、二酸化イオウ、三酸化イオウ、水蒸気のいずれか一
    つ、或いはこれらの複数種の混合ガスであることを特徴
    とする特許請求の範囲第1項記載のテーパエッチング方
    法。
  6. (6)前記一対の電極は、平行平板電極であることを特
    徴とする特許請求の範囲第1項記載のテーパエッチング
    方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6417213A (en) * 1987-07-09 1989-01-20 Kansai Nippon Electric Forming method for thin film slant face part
JPH01304736A (ja) * 1988-06-01 1989-12-08 Matsushita Electric Ind Co Ltd 複合物薄膜の製造方法及び薄膜トランジスタの製造方法
JPH0344030A (ja) * 1989-06-30 1991-02-25 American Teleph & Telegr Co <Att> 半導体デバイスの製作方法
US5381029A (en) * 1991-03-01 1995-01-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including semiconductor layer having impurity region and method of manufacturing the same
WO2000054327A1 (de) * 1999-03-11 2000-09-14 Infineon Technologies Ag Verfahren zur herstellung einer grabenisolation für elektrisch aktive bauelemente

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5572088A (en) * 1978-11-20 1980-05-30 Gen Electric Co Ltd Method of manufacturing monolithic array of semiconductor light emission diode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5572088A (en) * 1978-11-20 1980-05-30 Gen Electric Co Ltd Method of manufacturing monolithic array of semiconductor light emission diode

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6417213A (en) * 1987-07-09 1989-01-20 Kansai Nippon Electric Forming method for thin film slant face part
JPH01304736A (ja) * 1988-06-01 1989-12-08 Matsushita Electric Ind Co Ltd 複合物薄膜の製造方法及び薄膜トランジスタの製造方法
JPH0344030A (ja) * 1989-06-30 1991-02-25 American Teleph & Telegr Co <Att> 半導体デバイスの製作方法
US5381029A (en) * 1991-03-01 1995-01-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including semiconductor layer having impurity region and method of manufacturing the same
US5446301A (en) * 1991-03-01 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including semiconductor layer having impurity region and method of manufacturing the same
WO2000054327A1 (de) * 1999-03-11 2000-09-14 Infineon Technologies Ag Verfahren zur herstellung einer grabenisolation für elektrisch aktive bauelemente
WO2000054326A1 (de) * 1999-03-11 2000-09-14 Infineon Technologies Ag Grabenisolation für elektrisch aktive bauelemente
US6583020B2 (en) 1999-03-11 2003-06-24 Infineon Technologies Ag Method for fabricating a trench isolation for electrically active components
DE19910886B4 (de) * 1999-03-11 2008-08-14 Infineon Technologies Ag Verfahren zur Herstellung einer flachen Grabenisolation für elektrisch aktive Bauelemente

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