KR101119158B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트 영역과 게이트 전극층과의 오정렬 문제 및 텅스턴 실리사이드를 사용한 게이트 전극층의 저항이 텅스턴 보다 높은 문제를 해결하기 위하여, 리세스 게이트 영역 및 게이트 전극 예정 영역으로 구비되는 다마신 구조물을 형성함으로써 텅스턴 전극을 사용하는 리세스 게이트를 형성하는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성방법을 도시한 단면도들.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트 영역과 게이트 전극층과의 오정렬 문제 및 텅스턴 실리사이드를 사용한 게이트 전극층의 저항이 텅스턴 보다 높은 문제를 해결하기 위하여, 리세스 게이트 영역 및 게이트 전극 예정 영역으로 구비되는 다마신 구조물을 형성함으로써 텅스턴 전극을 사용하는 리세스 게이트를 형성하는 반도체 소자의 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 게이트 패턴의 크기가 작아지면서 채널 길이의 감소로 반도체 소자의 특성이 저하되었다. 특히 100nm 이하 공정에서 이런 문제가 자주 발생하는데 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 채널 길이를 증가시키기 위하여 게이트 패턴이 형성될 영역 의 채널 영역 반도체 기판을 소정 깊이 리세스 하여 게이트와 활성영역사이의 접촉면적을 넓히는 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 산화막층(20) 및 감광막(30)을 순차적으로 적층시킨다.
도 1b를 참조하면, 감광막(30)을 패터닝하여 산화막층(20)의 게이트 예정 영역을 노출시키는 감광막 패턴(35)을 형성한다.
도 1c를 참조하면, 감광막 패턴(35)을 식각 마스크로 산화막층(20)을 식각하여 반도체 기판(10)의 게이트 예정 영역을 노출시키는 산화막층 패턴(25)을 형성한다. 다음에는, 감광막 패턴(35)을 제거한다.
도 1d를 참조하면, 산화막층 패턴(25)을 식각 마스크로 반도체 기판(10)을 소정 깊이 리세스 하여 리세스 게이트 영역(40)을 형성하고, 산화막층 패턴(25)을 제거한다.
도 1e를 참조하면, 리세스 게이트 영역(40)을 매립하는 폴리실리콘층(50)을 형성한 후 그 상부에 텅스턴 실리사이드층(60) 및 하드마스크층(70)을 순차적으로 적층시킨다.
도 1f를 참조하면, 게이트 마스크를 이용한 식각 공정으로 하드마스크층(70), 텅스턴 실리사이드층(60) 및 폴리실리콘층(50)을 패터닝하여 리세스 게이트(80)를 형성한다.
여기서, 게이트 마스크를 이용한 식각 공정은 텅스턴 실리사이드층을 포함하는 게이트 전극층과 하부의 리세스 게이트 영역이 오정렬될 수 있는 문제를 갖고 있다. 게이트 전극층이 오정렬되면 리세스 게이트 영역에 매립된 폴리실리콘층이 유실될 수 있고 이로 인한 누설전류의 증가 및 리프레쉬 특성이 저하되는 문제가 발생한다. 또한, 게이트 전극층을 텅스턴 실리사이드층으로 사용할 경우 비저항이 텅스턴층에 비하여 높다는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 리세스 게이트 영역 및 게이트 전극 예정 영역으로 구비되는 다마신 구조물을 이용하여 리세스 게이트를 형성함으로써, 리세스 게이트 영역 및 게이트 전극층과의 오정렬 문제를 해결할 수 있고 텅스턴을 사용하여 텅스턴 실리사이드 보다 낮은 비저항을 확보할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상부에 게이트 예정 영역을 노출시키는 산화막층 패턴을 형성하는 단계와,
상기 산화막층 패턴 표면에 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 상기 반도체 기판을 리세스 한 후 상기 감광막 패턴을 제거하여 상기 산화막층 패턴 및 리세스된 반도체 기판으로 이루어지는 다마신 구조를 형성하는 단계와,
삭제
상기 다마신 구조의 표면에 게이트 산화막을 형성하는 단계와,
삭제
삭제
상기 다마신 구조를 매립하는 게이트 전극층을 형성하는 단계;
상기 산화막층 패턴을 제거하는 단계 및
상기 게이트 전극층 상측 및 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 산화막층(120) 및 제 1 감광막(130)을 순차적으로 적층시킨다.
도 2b를 참조하면, 제 1 감광막(130)을 패터닝 하여 산화막층(120)의 게이트 예정 영역을 노출시키는 제 1 감광막 패턴(135)을 형성한다.
도 2c를 참조하면, 제 1 감광막 패턴(135)을 식각 마스크로 산화막층(120)을 식각하여 반도체 기판(100)의 게이트 예정 영역을 노출시키는 산화막층 패턴(125)을 형성한다.
도 2d를 참조하면, 제 1 감광막 패턴(135)을 제거하고, 산화막층 패턴(125)을 소정 두께 도포하는 제 2 감광막 패턴(140)을 형성한다. 이때, 제 2 감광막 패턴(140)은 산화막층 패턴(125)을 포함하는 반도체 기판(100) 전면에 감광막을 형성한 후, 산화막층 패턴(125) 사이를 소정영역 노출시키는 마스크를 이용한 노광 및 식각 공정으로 감광막을 제거하여 형성하는 것이 바람직하다.
도 2e를 참조하면, 제 2 감광막 패턴(140)을 식각 마스크로 반도체 기판(100)을 소정 깊이 리세스 하여 리세스 게이트 영역(150)을 형성한다. 이때, 리세스 게이트 영역(150)의 깊이는 1300 ~ 1600Å인 것이 바람직하다.
도 2f를 참조하면, 제 2 감광막 패턴(140)을 제거하여 산화막층 패턴(125) 에 의한 게이트 예정 영역(155) 및 리세스 게이트 영역(150)으로 이루어지는 다마신 구조(160)를 형성한다.
도 2g를 참조하면, 다마신 구조(160)의 표면에 게이트 산화막(170)을 형성하고, 산화막(170) 표면에 베리어막(Ti/TiN막)(175)을 형성한다. 다음에는, Ti/TiN막(175)을 열처리하여 Ti/TiN막(175) 표면에 TiSix가 형성되도록 한다.
도 2h를 참조하면, 다마신 구조(160)를 매립하는 텅스턴층(180)을 형성한다.
도 2i를 참조하면, 텅스턴층(180)을 CMP 공정을 이용하여 평탄화 하되, 다마신 패턴(160)에 매립된 텅스턴층(180)이 각각의 게이트 전극층(185)으로 절연될 때까지 CMP 공정을 수행하는 것이 바람직하다.
도 2j를 참조하면, 산화막층 패턴(125)을 제거한다.
도 2k을 참조하면, 반도체 기판(100) 전면에 질화막층(190)을 형성한다. 이 때, 질화막층(190)은 반도체 기판(100) 상의 토폴로지(topology)를 따라 형성하며, 게이트 전극층(185)의 질화막층(190) 두께가 반도체 기판(100) 표면의 질화막층(190)두께 보다 더 두껍게 형성되도록 공정을 진행하는 것이 바람직하다.
도 2l을 참조하면, 전면 식각 공정으로 게이트 전극층(185)를 보호하는 질화막 패턴(195)를 형성한다.
이와 같이 형성된 리세스 게이트(200)는 오정렬에 의한 문제를 방지할 수 있으며, 텅스턴을 게이트 전극층(185)으로 사용함으로써 비저항을 더 낮게 형성 할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 리세스 게이트 영역 및 게이트 전극 예정 영역으로 구비되는 다마신 구조물을 이용하여 리세스 게이트를 형성함으로써, 리세스 게이트 영역 및 게이트 전극층과의 오정렬 문제를 해결할 수 있고 텅스턴을 사용하여 텅스턴 실리사이드 보다 낮은 비저항을 확보할 수 있다. 따라서, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 소자의 리프레쉬 특성을 개선하고 고집적 고속 소자의 개발에 유리한 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (3)
- 반도체 기판 상부에 게이트 예정 영역을 노출시키는 산화막층 패턴을 형성하는 단계;상기 산화막층 패턴의 측벽을 덮는 감광막 패턴을 형성하여 상기 반도체 기판에 리세스 게이트 영역을 노출시키는 단계;상기 감광막 패턴을 식각 마스크로 상기 리세스 게이트 영역의 반도체 기판을 리세스 한 후 상기 감광막 패턴을 제거하여 상기 산화막층 패턴 및 리세스된 반도체 기판으로 이루어지는 다마신 구조를 형성하는 단계;상기 다마신 구조의 표면에 게이트 산화막을 형성하는 단계;상기 다마신 구조를 매립하는 게이트 전극층을 형성하는 단계;상기 산화막층 패턴을 제거하는 단계; 및상기 게이트 전극층 상측 및 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 전극층 형성 이전에,상기 게이트 산화막 표면에 베리어막을 형성하는 단계; 및상기 베리어막을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 감광막 패턴은 상기 산화막층 패턴을 포함하는 반도체 기판 전면에 감광막을 형성한 후, 산화막층 패턴 사이를 소정영역 노출시키는 마스크를 이용한 노광 및 식각 공정으로 감광막을 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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