KR20040025802A - 반도체 이중 다마신 구조를 이용한 실리사이드 게이트라인 형성 방법 - Google Patents
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Abstract
반도체 이중 다마신(Dual Damascene) 구조를 이용한 실리사이드(silicide) 게이트 라인 형성 방법을 개시한다.
즉, 본 발명은, 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법에 있어서, 실리콘 기판상에 터널링 산화막을 증착하고, 터널링 산화막 상에 질화막을 증착하는 제 1 단계와; 질화막 상에 포토레지스트를 도포한 후 게이트 패턴을 형성하고, 질화막을 식각하는 제 2 단계와; 형성된 질화막 홀 라인내에 폴리실리콘을 증착시킨 후, CMP(Chemical Mechanical Polishing) 공정을 수행하여 질화막 상에 잔존하는 폴리실리콘을 제거하는 제 3 단계와; 제 3 단계에서 CMP된 층상에 산화막을 증착시킨 후, 포토레지스트를 도포하여 패터닝 공정을 수행함으로써 산화막을 식각하는 제 4 단계와; 산화막 홀 내부를 폴리실리콘으로 증착시키고, CMP 공정을 통해 산화막 상에 잔존하는 폴리실리콘을 제거하는 제 5 단계와; 게이트 패턴 형성 공정을 실시하여 최종 게이트 라인을 형성하고, 측벽 증착 및 식각 공정을 거쳐 게이트 라인에 측벽 질화막을 형성하는 제 6 단계와; 폴리실리콘 상에 형성된 산화막을 제거한 후, 제거된 산화막 공간내에 실리사이드 재료를 증착하는 제 7 단계와; 어닐링 공정을 거쳐 최종 실리사이드를 형성한 다음, 세정 공정을 실시하여 미반응 실리사이드를 제거하는 제 8 단계로 이루어진다.
따라서, 본 발명은 질화막 식각 공정과 폴리실리콘 CMP 공정, 그리고 산화막 식각 공정을 통해 실리사이드가 형성되는 상부(top) 폴리실리콘에 요철(凹凸)을 형성하여 균일한 두께의 실리사이드를 형성함으로써 실리사이드 저항을 감소시켜 트랜지스터의 동작 속도를 저하시키지 않는 디바이스를 구현할 수 있다.
Description
본 발명은 반도체 로직 디바이스(Logic Device)에서의 게이트 제조 기술에관한 것으로, 특히, 넓은 면적과 균일한 두께의 실리사이드(silicide) 형성이 가능하도록 하며, 0.1㎛ 이하의 게이트 라인에서도 균일한 실리사이드를 형성하는데 적합한 반도체 이중 다마신(Dual Damascene) 구조를 이용한 실리사이드 게이트 라인 형성 방법에 관한 것이다.
반도체 제조 공정 기술의 발달과 함께, 디바이스의 고집적화 정도는 점점 더 높아지고 있으며, 이에 비례하여 게이트 크기 역시 점차 축소되고 있다.
도 1은 종래의 전형적인 게이트 라인의 제조 과정을 나타낸 단면도이다.
도 1에 도시한 바와 같이, 실리콘 기판(1)상에 게이트 산화막(2)을 형성한 후, 폴리실리콘(3)을 증착한다.
이후, 게이트 라인을 형성하기 위하여 도시 생략된 BARC(Bottom of Anti Reflection Coating : 하부 반사방지막)를 코팅하고 포토레지스트를 도포하여 게이트 패턴을 형성한다.
게이트 패턴을 형성한 다음, 상술한 BARC를 먼저 식각한 후 식각 장비, 예를 들어, EPD(End Point Detection) 장비(도시 생략됨)를 이용하여 폴리실리콘(3)을 식각한다.
이때, 게이트 라인의 CD는 BARC의 오버에칭 시간을 조절함으로써 달성될 수 있다.
한편, 게이트 라인을 형성한 후, 측벽 질화막(4) 스페이스를 형성하고 실리사이드 재료를 증착한다.
이후, 어닐링 공정을 수행한 다음, 습식 식각 공정에 의해 미 반응물질을 제거함으로써, 폴리실리콘(3) 상에 실리사이드(5)를 형성한다.
그런데, 이상과 같은 게이트 라인 형성 방법에서는, 게이트 라인 상에 증착된 실리사이드 재료가 균일하게 확산되지 않아 실리사이드 두께를 균일하게 형성할 수 없다는 문제가 존재하였다.
즉, 종래의 게이트 라인 형성 기술로는, 실리사이드 저항을 증가시켜 트랜지스터의 동작 속도를 저하시킬 뿐만 아니라, 향후 디자인 룰의 축소로 인해 0.1㎛ 이하의 게이트 라인에서는 새로운 실리사이드 재료가 필요하다는 등의 공정 진행상 여러 가지 애로 사항이 존재한다는 문제가 있었다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 질화막 식각 공정과 폴리실리콘 CMP(Chemical Mechanical Polishing) 공정, 그리고 산화막 식각 공정을 통해 실리사이드가 형성되는 상부(top) 폴리실리콘에 요철(凹凸)을 형성하여 균일한 두께의 실리사이드를 형성함으로써 실리사이드 저항을 감소시켜 트랜지스터의 동작 속도를 저하시키지 않는 디바이스를 형성하도록 한 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법에 있어서, 실리콘 기판상에 터널링 산화막을 증착하고, 터널링 산화막 상에 질화막을 증착하는 제 1 단계와; 질화막 상에 포토레지스트를 도포한 후 게이트 패턴을 형성하고, 질화막을 식각하는 제 2 단계와; 형성된 질화막 홀 라인내에 폴리실리콘을 증착시킨 후, CMP 공정을 수행하여 질화막 상에 잔존하는 폴리실리콘을 제거하는 제 3 단계와; 제 3 단계에서 CMP된 층상에 산화막을 증착시킨 후, 포토레지스트를 도포하여 패터닝 공정을 수행함으로써 산화막을 식각하는 제 4 단계와; 산화막 홀 내부를 폴리실리콘으로 증착시키고, CMP 공정을 통해 산화막 상에 잔존하는 폴리실리콘을 제거하는 제 5 단계와; 게이트 패턴 형성 공정을 실시하여 최종 게이트 라인을 형성하고, 측벽 증착 및 식각 공정을 거쳐 게이트 라인에 측벽 질화막을 형성하는 제 6 단계와; 폴리실리콘 상에 형성된 산화막을 제거한 후, 제거된 산화막 공간내에 실리사이드 재료를 증착하는 제 7 단계와; 어닐링 공정을 거쳐 최종 실리사이드를 형성한 다음, 세정 공정을 실시하여 미반응 실리사이드를 제거하는 제 8 단계를 포함하는 것을 특징으로 하는 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법을 제공한다.
도 1은 종래의 전형적인 반도체 게이트 라인 형성 과정을 설명하기 위한 공정 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 과정을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 터널링 산화막
3 : 폴리실리콘 4 : 측벽 질화막
5 : 실리사이드 6 : 질화막
7 : 포토레지스트 8 : 산화막
9 : Ti 또는 Co 스퍼터링 재료
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, 질화막 식각 공정, 폴리실리콘 CMP 공정, 그리고 산화막 식각 공정을 이용하여 게이트 라인을 형성함에 있어서, 상부 산화막의 두께를 조절하여 요철로 형성되는 폴리실리콘의 두께를 조절함으로써 최종 형성되는 실리사이드의 두께를 조절한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 구현할 수 있을 것이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 과정을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(1)상에 터널링 산화막(2)을 증착하고, 이 터널링 산화막(2)상에 질화막(6)을 증착한다.
이후, 이러한 질화막(6) 상에 포토레지스트(7)를 도포한 후 게이트 패턴을 형성하고, 질화막(6)을 식각한다. 이때, 질화막(6) 식각은, 예를 들어, EPD 장비를 사용하여 구현될 수 있을 것이며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있는 바, 구체적인 설명은 생략하기로 한다.
도 2b에서는, 상술한 도 2a 공정에 의해 형성된 질화막 홀 라인내에 폴리실리콘(3)을 증착시킨 후, 본 실시예에 따른 CMP 공정을 수행한다.
이러한 CMP 공정은 폴리실리콘(3) 증착 과정 수행 후, 질화막(6) 상에 잔존하는 폴리실리콘을 제거하기 위한 일련의 과정으로서, 본 발명의 특징 중 하나이다.
한편, 도 2c에서는, 상술한 도 2b에서와 같이 균일하게 CMP된 층상에 산화막(8)을 증착시킨 후, 포토레지스트(7)를 도포하여 패터닝 공정을 수행함으로써 이 산화막(8)을 식각한다.
그리고, 도 2d에서는 상술한 도 2c의 과정에서 형성된 산화막 홀 내부를 폴리실리콘(3)으로 증착시키고, 상술한 CMP 공정을 통해 산화막(8) 상에 잔존하는 폴리실리콘(3)을 제거한다.
한편, 도 2e에서는, 게이트 패턴 형성 공정을 실시하여 최종 게이트 라인을 형성하고, 측벽 증착 및 식각 공정을 거쳐 게이트 라인에 측벽 질화막(4)을 형성한다.
도 2f에서는, 예를 들어, HF 등을 통하여 폴리실리콘(3) 상에 형성된 산화막(8)을 제거함으로써, 폴리실리콘(3) 상부를 요철 형태로 구현한다. 이때, 제거된 산화막 공간, 즉, 요청 형태의 폴리실리콘(3)의 상부면에는 실리사이드 재료(9), 예컨대, Ti 또는 Co 스퍼터링 재료가 증착되게 된다.
도 2g에서는, 어닐링 공정을 거쳐 최종 실리사이드(5)를 형성한 다음, 세정 공정을 실시하여 미반응 실리사이드를 제거한다.
이후의 공정은 일반적인 공정 순서에 따라 진행된다.
즉, 본 발명은 반도체 디자인 룰의 축소로 인해 게이트 라인이 0.25㎛, 0.18㎛, 0.10㎛로 점차 감소함에 따른 불균일한 실리사이드 형성으로 인하여 증가할 수 있는 실리사이드 저항을 줄이는데 적합한, 보다 안정적인 디바이스 제어를 구현하도록 한 것이다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
따라서, 본 발명은 최종적으로 형성하고자 하는 실리사이드의 두께를 고려하여 산화막의 증착 두께를 조절하거나, 산화막 식각시 식각되는 홀의 폭을 조절함으로써 타겟으로 하는 실리사이드를 다양하게 형성할 수 있는 바, 실리사이드 저항을 감소시켜 트랜지스터의 동작 속도를 저하시키지 않는 디바이스를 구현할 수 있다.
Claims (4)
- 반도체 이중 다마신(Dual Damascene) 구조를 이용한 실리사이드(silicide) 게이트 라인 형성 방법에 있어서,실리콘 기판상에 터널링 산화막을 증착하고, 상기 터널링 산화막 상에 질화막을 증착하는 제 1 단계와;상기 질화막 상에 포토레지스트를 도포한 후 게이트 패턴을 형성하고, 상기 질화막을 식각하는 제 2 단계와;상기 형성된 질화막 홀 라인내에 폴리실리콘을 증착시킨 후, CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 질화막 상에 잔존하는 폴리실리콘을 제거하는 제 3 단계와;상기 제 3 단계에서 CMP된 층상에 산화막을 증착시킨 후, 포토레지스트를 도포하여 패터닝 공정을 수행함으로써 상기 산화막을 식각하는 제 4 단계와;상기 산화막 홀 내부를 폴리실리콘으로 증착시키고, 상기 CMP 공정을 통해 상기 산화막 상에 잔존하는 폴리실리콘을 제거하는 제 5 단계와;게이트 패턴 형성 공정을 실시하여 최종 게이트 라인을 형성하고, 측벽 증착 및 식각 공정을 거쳐 게이트 라인에 측벽 질화막을 형성하는 제 6 단계와;상기 폴리실리콘 상에 형성된 산화막을 제거한 후, 상기 제거된 산화막 공간내에 실리사이드 재료를 증착하는 제 7 단계와;어닐링 공정을 거쳐 최종 실리사이드를 형성한 다음, 세정 공정을 실시하여미반응 실리사이드를 제거하는 제 8 단계를 포함하는 것을 특징으로 하는 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법.
- 제 1 항에 있어서,상기 제 7 단계는,HF를 통해 상기 산화막을 제거하여 상기 폴리실리콘 상부면을 요철(凹凸) 형태로 구현하는 단계인 것을 특징으로 하는 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법.
- 제 1 항에 있어서,상기 제 8 단계는,산화막의 증착 두께와 산화막의 홀 폭을 조절하여 최종 실리사이드 두께를 조절하는 단계인 것을 특징으로 하는 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법.
- 제 1 항에 있어서,상기 실리사이드 재료는,Ti 또는 Co 스퍼터링 재료인 것을 특징으로 하는 반도체 이중 다마신 구조를 이용한 실리사이드 게이트 라인 형성 방법.
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