CN108695234A - 空气隙的形成方法、nand闪存及其形成方法 - Google Patents
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Abstract
本发明提供了一种空气隙的形成方法、NAND闪存及其形成方法,所述空气隙的形成方法在若干间隔的栅极结构之间填充牺牲层,然后在栅极结构与牺牲层的顶部形成薄膜层,通过去除所述牺牲层两侧的衬底上的所述薄膜层形成通道,然后通过所述通道去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙;该方法能够通过通道完全去除牺牲层,使相邻两个所述栅极结构之间的牺牲层全部转化为空气隙,由此形成的空气隙具有较好的轮廓,且在一定程度上提高了空气隙的体积,从而能够保证空气隙的隔离效果,提高NAND闪存中栅极结构的设计密度。
Description
技术领域
本发明涉及半导体技术领域,具体涉及一种空气隙的形成方法、NAND闪存及其形成方法。
背景技术
NAND(与非)闪存已经成为目前主流的非易失存储器,广泛的应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域,而且仍然呈现需求不段增长的局面。NAND闪存的制造工艺也已经发展到了16nm,从二维的制造工艺向三维的制造工艺转化。三星公司已经宣布了128Gb 24个单元堆叠的三维NAND芯片的商业化生产。美光公司则宣布了16nm128Gb的新型二维NAND芯片,使用新型的二维单元结构突破传统二维结构尺寸缩小的限制。
随着NAND闪存单元物理尺寸的缩小,相邻两个单元之间的串扰越来越严重。在单元之间制备空气隙(air gap)是很有效的减小串扰的方法,现有技术中空气隙的形成方法一般是先制备好栅极结构后,采用多次沉积刻蚀的方法在每相邻两个栅极结构之间形成空气隙,空气隙作为隔离结构用于隔离相邻的栅极结构。
然而随着NAND闪存器件尺寸的不断缩小,相邻栅极结构之间的深宽比不断增加,通过多次沉积刻蚀的方法形成的空气隙的轮廓越来越差,空气隙的体积不断减小,进而影响到空气隙的隔离效果,导致器件的性能降低。
因此,提供一种空气隙的形成方法,优化空气隙的轮廓,使其不受栅极结构之间深宽比增加的影响,是本领域技术人员亟需解决的一个技术问题。
发明内容
本发明的目的在于提供一种空气隙及其形成方法、NAND闪存,优化空气隙的轮廓,使其不受栅极结构之间深宽比增加的影响。
为实现上述目的,本发明提供一种空气隙的形成方法,包括以下步骤:
提供一衬底,在所述衬底上形成若干间隔的栅极结构;
形成牺牲层,所述牺牲层填充多个所述栅极结构之间的间隙;
形成薄膜层,所述薄膜层覆盖所述衬底、所述牺牲层以及多个所述栅极结构;
去除所述牺牲层两侧的衬底上的所述薄膜层,暴露出所述牺牲层沿平行于所述栅极结构的方向的两端的侧壁;
去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙。
可选的,所述牺牲层的材质为氧化物、氮化物、光刻胶或碳。
可选的,采用远程等离子体清洗工艺去除材质为光刻胶的所述牺牲层。
可选的,所述远程等离子体包含有微波。
可选的,采用蒸汽清洗的方法去除材质为氧化物的所述牺牲层。
可选的,所述蒸汽包括HF或H3PO4。
可选的,所述栅极结构包括依次形成于所述衬底上的浮栅、介质层及控制栅。
可选的,所述介质层为氧化硅层、氮化硅层或氧化硅层-氮化硅层-氧化硅层。
可选的,在形成所述牺牲层之前,在所述栅极结构的侧壁、顶壁以及多个所述栅极结构之间的衬底上形成侧墙。
可选的,形成所述牺牲层的步骤包括:
在所述衬底上沉积牺牲材料,所述牺牲材料覆盖多个所述栅极结构以及多个所述栅极结构之间的间隙;
对所述牺牲材料进行平坦化,暴露出所述栅极结构的上表面。
可选的,去除所述牺牲层两侧的衬底上的所述薄膜层,暴露出所述牺牲层的侧壁的步骤包括:
在所述衬底上沉积光刻胶层;
通过曝光与显影暴露出所述牺牲层两侧的薄膜层;
通过刻蚀去除暴露出的所述薄膜层,暴露出所述牺牲层的侧壁;
通过刻蚀去除残留的所述光刻胶层。
可选的,所述显影采用KrF或ArF作为显影液;采用CxFy对所述薄膜层进行刻蚀,其中x、y均为大于等于1的正整数。
可选的,采用所述薄膜层对所述光刻胶层刻蚀速率选择比为1:1~10:1的CxFy对所述薄膜层进行刻蚀。
可选的,所述薄膜层的材质为氧化物、氮化物、碳化硅或金属。
相应的,本发明还提供一种NAND闪存的形成方法,包括如上所述的空气隙的形成方法。
相应的,本发明还提供一种NAND闪存,采用如上所述的NAND闪存的形成方法形成,所述NAND闪存包括:
衬底,位于所述衬底上的若干间隔的栅极结构;
位于多个所述栅极结构之上的薄膜层;
位于多个所述栅极结构与所述薄膜层之间的空气隙。
与现有技术相比,本发明提供的空气隙的形成方法、NAND闪存及其形成方法有以下有益效果:
本发明在若干间隔的栅极结构之间填充牺牲层,然后在栅极结构与牺牲层的顶部形成薄膜层,通过去除所述牺牲层两侧的衬底上的所述薄膜层形成通道,然后通过所述通道去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙,该方法能够通过通道完全去除牺牲层,使相邻两个所述栅极结构之间的牺牲层全部转化为空气隙,由此形成的空气隙具有较好的轮廓,且在一定程度上提高了空气隙的体积,从而能够保证空气隙的隔离效果,提高NAND闪存中栅极结构的设计密度。
附图说明
图1为本发明一实施例所提供的空气隙的形成方法的流程图。
图2、图3、图4a、图5a、图6a与图7为本发明一实施例所提供的空气隙的形成方法各步骤中半导体器件在垂直于栅极结构方向上的局部剖面图。
图4b、图5b与图6b为本发明一实施例所提供的空气隙的形成方法各步骤中半导体器件在平行于栅极结构方向上的局部剖面图,其剖面经过栅极结构。
图4c、图5c与图6c为本发明一实施例所提供的空气隙的形成方法各步骤中半导体器件在平行于栅极结构方向上的局部剖面图,其剖面未经过栅极结构。
图8为本发明一实施例所提供的NAND闪存在垂直于栅极结构方向上的局部剖面图。
图9为本发明一实施例所提供的NAND闪存的俯视图。
具体实施方式
为使本发明的内容更加清楚易懂,以下结合说明书附图,对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例,本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次,本发明利用示意图进行了详细的表述,在详述本发明实例时,为了便于说明,示意图不依照一般比例局部放大,不应对此作为本发明的限定。
本发明提供一种空气隙的形成方法,包括以下步骤:提供一衬底,在所述衬底上形成若干间隔的栅极结构;形成牺牲层,所述牺牲层填充多个所述栅极结构之间的间隙;形成薄膜层,所述薄膜层覆盖所述衬底、所述牺牲层以及多个所述栅极结构;去除所述牺牲层两侧的衬底上的所述薄膜层,暴露出所述牺牲层沿平行于所述栅极结构的方向的两端的侧壁;去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙。
本发明在若干间隔的栅极结构之间填充牺牲层,然后在栅极结构与牺牲层的顶部形成薄膜层,通过去除所述牺牲层两侧的衬底上的所述薄膜层形成通道,然后通过所述通道去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙,该方法能够通过通道完全去除牺牲层,使相邻两个所述栅极结构之间的牺牲层全部转化为空气隙,由此形成的空气隙具有较好的轮廓,且在一定程度上提高了空气隙的体积,从而能够保证空气隙的隔离效果,提高NAND闪存中栅极结构的设计密度。
请参考图1,其为本发明一实施例所提供的空气隙的形成方法的流程图。如图1所示,本发明提供一种空气隙的形成方法,包括以下步骤:
步骤S01:提供一衬底,在所述衬底上形成若干间隔的栅极结构;
步骤S02:形成牺牲层,所述牺牲层填充多个所述栅极结构之间的间隙;
步骤S03:形成薄膜层,所述薄膜层覆盖所述衬底、所述牺牲层以及多个所述栅极结构;
步骤S04:去除所述牺牲层两侧的衬底上的所述薄膜层,暴露出所述牺牲层沿平行于所述栅极结构的方向的两端的侧壁;
步骤S05:去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙。
图2、图3、图4a、图5a、图6a与图7为本发明一实施例所提供的空气隙的形成方法各步骤中半导体器件在垂直于栅极结构方向上的局部剖面图,图4b、图5b与图6b为本发明一实施例所提供的空气隙的形成方法各步骤中半导体器件在平行于栅极结构方向上的局部剖面图,其剖面经过栅极结构,图4c、图5c与图6c为本发明一实施例所提供的空气隙的形成方法各步骤中半导体器件在平行于栅极结构方向上的局部剖面图,其剖面未经过栅极结构,请参考图1所示,并结合图2、图3、图4a~4c,图5a~5c、图6a~6c以及图7,详细说明本发明提出的空气隙的形成方法:
如图2所示,在步骤S01中,提供一衬底10,在所述衬底10上形成若干间隔的栅极结构20。在本实施例中,所述栅极结构20包括依次形成于所述衬底10上的浮栅21、介质层22、控制栅23以及掩膜层24。
所述衬底10内可以设有浅沟槽隔离(图中未示出),所述衬底10的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等,或者本领域技术人员已知的其他材料,在所述衬底10中还可以形成掺杂区等。
在所述衬底10上依次形成栅介质层(图中未示出)、浮栅层、介质层22、控制栅层以及掩膜层24,其中,所述浮栅层以及控制栅层的材质优选为多晶硅,所述栅介质层的材质优选为二氧化硅,所述介质层22可以是氧化硅层或者氮化硅层,优选的,所述介质层22是氧化硅层-氮化硅层-氧化硅层的组合,本领域技术人员应当理解的是,所述介质层22可以为一层氮化物或一层氧化物或一层氮化物上形成一层氧化物等绝缘结构;所述掩膜层24的材质优选为氮化硅或氧化硅,所述掩膜层24作为刻蚀的掩模。在本实施例中,所述栅介质层、浮栅层、介质层22、控制栅层以及掩模层24均可以采用化学气相沉积形成;当然,所述栅介质层还可以采用热氧化生长法形成,采用热氧化生长法形成的栅介质层具有更好的致密结构。
然后,对所述掩膜层24以及控制栅层进行刻蚀,形成控制栅23,刻蚀停止于所述介质层22的表面,接着刻蚀所述介质层22、浮栅层以及栅介质层,形成浮栅21,刻蚀停止于所述衬底10的表面。形成如图2所示的结构。
优选的,在形成浮栅21与控制栅23之后,还包括,在所述栅极结构20的侧壁、顶壁以及多个所述栅极结构20之间的衬底10上形成侧墙(spacer)25,所述侧墙25的材质优选为氧化硅或氮化硅。
在步骤S02中,形成牺牲层30,所述牺牲层30填充多个所述栅极结构20之间的间隙,如图3所示。
具体的,在所述衬底10上沉积牺牲材料,所述牺牲材料覆盖个多个所述栅极结构20以及多个所述栅极结构20之间的间隙,然后,对所述牺牲材料进行平坦化,暴露出多个所述栅极结构20的上表面,形成牺牲层30,所述牺牲层30的上表面与所述栅极结构20的上表面平齐,形成如图3所述的结构。
所述牺牲层30的材质为氧化物、氮化物、光刻胶或碳,所述氧化物或氮化物可以采用化学气相沉积法形成,所述光刻胶与碳则可以采用旋涂的方法形成。所述牺牲层30的材质优选为氧化物与光刻胶,氧化物优选为氧化硅。
在步骤S03中,形成薄膜层40,所述薄膜层40覆盖所述衬底10、所述牺牲层30以及多个所述栅极结构20,如图4a、4b与4c所示。
本发明所提供的空气隙的形成方法,优选的,应用于NAND闪存中,用于在所述NAND闪存内形成空气隙,在NAND闪存中,除形成栅极结构20之外,还形成有位线(Bitline,简称BL)、选择栅电极(select gate,简称SG)等结构,请参考图9所示,其为NAND闪存的俯视图。如图9所示,所述NAND闪存包括位线110,多个与所述位线110垂直排列的栅极结构20,与所述栅极结构20平行排列且位于多个所述栅极结构20两侧的选择栅电极120,以及位于所述位线110上的接触孔130。需要说明的是,图9只是示意性的标记出了栅极结构20在所述NAND闪存中所处的位置,并未记载所述NAND闪存的全部结构,仅用于更好的说明本发明所述的空气隙的形成方法。
请继续参考图4a、图4b与图4c所示,在所述衬底10上形成薄膜层40,所述薄膜层40覆盖所述衬底10、所述牺牲层30以及多个所述栅极结构20。如图4a所示,在垂直于所述栅极结构20的方向上(参见图9中YY’方向),所述薄膜层40覆盖所述栅极结构20以及所述牺牲层30。如图4b所示,在平行于所述栅极结构20的方向上,且经过所述栅极结构20(参见图9中XX’方向),所述薄膜层40覆盖所述栅极结构20,在栅极结构20的边缘(图4b中仅出示了一侧),所述薄膜层40覆盖所述栅极结构20的侧壁以及栅极结构20两侧暴露出的衬底10。如图4c所示,在平行于所述栅极结构20的方向上,且不经过所述栅极结构20(参见图9中平行于XX’的方向),所述薄膜层40覆盖所述牺牲层30,在牺牲层30的边缘(图4c中仅出示了一侧),所述薄膜层40覆盖所述牺牲层30的侧壁以及牺牲层30两侧暴露出的所述衬底10。
需要说明的是,在图4a、图4b与图4c中分别显示半导体器件在垂直于栅极结构方向与平行于栅极结构方向,且经过栅极结构或未经过栅极结构的图形,是为了能够直观的显示在步骤S03中形成的所述薄膜层40的位置,在后续的步骤中也会出现类似的图形,而在图2与图3中仅显示半导体器件在垂直于栅极结构方向的图形就可以说明在该步骤中所进行的工艺,因此并没有显示半导体器件在平行于栅极结构方向的图形。
所述薄膜层40的材质可以为氧化物、氮化物、碳化硅或金属,所述氧化物优选为氧化硅、所述氮化物优选为氮化硅,所述薄膜层40也可以为本领域技术人员已知的其他材料。
在步骤S04中,去除所述牺牲层30两侧的衬底上的所述薄膜层40,暴露出所述牺牲层30沿平行于所述栅极结构的方向的两端的侧壁,如图6a、6b与6c所示。
首先,在所述衬底10上沉积光刻胶层50;然后通过曝光与显影暴露出所述牺牲层30两侧的薄膜层40。如图5a所示,在垂直于所述栅极结构20的方向上,在所述薄膜层40上沉积光刻胶层50。如图5b所示,在平行于所述栅极结构20的方向上,且经过所述栅极结构20,通过曝光与显影暴露出所述栅极结构20两侧的薄膜层40,图5b中仅示出了一侧。如图5c所示,在平行于所述栅极结构20的方向上,且不经过所述栅极结构,通过曝光与显影暴露出所述牺牲层30两侧的薄膜层40,图5c中也仅示出了一侧。然后,通过刻蚀去除暴露出的所述薄膜层40,最后通过刻蚀去除残留的所述光刻胶层50。如图6a所示,在垂直于所述栅极结构20的方向上,仅仅是涂覆一层光刻胶层50之后又去除。如图6b所示,在平行于所述栅极结构20的方向上,且经过所述栅极结构20,去除暴露出的所述薄膜层40,暴露出栅极结构20的侧壁,然后去除所述光刻胶层。如图6c所示,在平行于所述栅极结构20的方向上,且不经过所述栅极结构,去除暴露出的所述薄膜层40,暴露出所述牺牲层30的侧壁,然后去除所述光刻胶层。
所述显影可以采用KrF(氟化氪)或ArF(氟化氩)等含氟溶液作为显影液,来去除经过曝光之后的所述光刻胶层50;可以采用CxFy(含碳元素与氟元素的化合物)对所述薄膜层进行刻蚀,其中x、y均为大于等于1的正整数,例如C2F4(四氟乙烯)、C3F6(六氟丙烯)等。可以采用所述薄膜层40对所述光刻胶层50的刻蚀速率选择比为1:1~10:1的CxFy对所述薄膜层40进行刻蚀,例如选择比为10:1、8:1、6:1或4:1,使得所述薄膜层40的刻蚀速率大于等于所述光刻胶层50的刻蚀速率,依次刻蚀掉暴露出的所述薄膜层40,最后再去除剩余的所述光刻胶层50。
在本步骤中,通过对所述牺牲层30两侧的衬底上的所述薄膜层40的去除,使得多个所述栅极结构20之间的牺牲层30的侧壁暴露出来,以便于后续步骤中对牺牲层30进行刻蚀。因此,本步骤的作用在于形成刻蚀的通道。
在步骤S05中,去除所述牺牲层30,以在每相邻两个所述栅极结构之间形成空气隙60,如图7所示。
当所述牺牲层30的材质为光刻胶时,采用远程等离子体清洗工艺去除所述牺牲层30,远程等离子体一般可以通过远程等离子体发生器产生,例如远程等离子体发生器包括远程等离子体产生管和用于提供能量以使反应气体激发为等离子体相的能量源,反应气体被提供到远程等离子体产生管,通过能量源传送的能量,远程等离子体产生管中的反应气体被激发为等离子体相。将等离子体引入反应区,例如可以通过气流、电场或磁场等方式将等离子体引入放置有如图6a或6b所示结构的反应腔室内,通过在步骤S04中形成的通道,对所述牺牲层30进行刻蚀,形成空气隙60。采用远程等离子体清洗工艺可以避免深宽比比较大时牺牲层30难以去除的情况,保证空气隙60的轮廓以及体积。
优选的,所述远程等离子体包含有微波,比如能量源可以包括用于提供微波能量的微波电路,以传送微波能量,由此提高远程等离子体的清洗效率,节省清洗时间。
当所述牺牲层30的材质为氧化物时,例如为氧化硅时,采用蒸汽清洗的方法去除所述牺牲层30,所述蒸汽包含但不限于HF(氟化氢)或H3PO4(磷酸),采用气态的HF或H3PO4或其他的酸类气体去除所述牺牲层30。由于是气体的形式去除牺牲层30,同样可以避免深宽比比较大时牺牲层30难以去除的情况,保证空气隙60的轮廓及体积。可以理解的是,当所述牺牲层30的材质为光刻胶或氧化物时,也可以采用本领域技术人员已知的其他方法进行去除,并不仅限于本实施例所述的远程等离子体清洗工艺以及蒸汽清洗方法,但是要尽量减少深宽比对去除牺牲层30的影响。
本发明在若干间隔的栅极结构之间填充牺牲层,然后在栅极结构与牺牲层的顶部形成薄膜层,通过去除所述牺牲层两侧的衬底上的所述薄膜层形成通道,然后通过所述通道去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙,该方法能够通过通道完全去除牺牲层,使相邻两个所述栅极结构之间的牺牲层全部转化为空气隙,由此形成的空气隙具有较好的轮廓,且在一定程度上提高了空气隙的体积,从而能够保证空气隙的隔离效果,提高NAND闪存中栅极结构的设计密度。
相应的,本发明还提供一种NAND闪存的形成方法,包含如上所述的空气隙的形成方法,在所述NAND闪存中形成空气隙。
相应的,本发明还提供一种NAND闪存,采用如上所述的NAND闪存的形成方法形成。请参考图8所示,所述NAND闪存包括:
衬底10,位于所述衬底10上的若干间隔的栅极结构20;
位于所述栅极结构20之上的薄膜层40;
位于多个所述栅极结构20与所述薄膜层40之间的空气隙60。
具体的,所述栅极结构20包括依次形成于所述衬底10上的栅介质层(图中未示出)、浮栅21、介质层22、控制栅23以及掩膜层24。在所述栅极结构20侧壁、顶部以及所述栅极结构20之间的衬底10上还形成有侧墙25。
需要说明的是,在说明书附图中,在垂直于所述栅极结构20方向上的图形,例如图2、图3、图4a、图5a、图6a、图7以及图8,是图9在YY’方向上的某一段的剖面图,因此在该图中的两侧边缘也沉积有所述牺牲层30。在平行于所述栅极结构20方向上,且经过所述栅极结构20的图形,例如图4b、图5b以及图6b,是图9在XX’方向上的左侧的剖面图,因此在该图中显示的是所述栅极结构20左侧的剖面图。在平行于所述栅极结构20方向上,且不经过栅极结构20的图形,例如图4c、图5c以及图6c,是图9在平行于XX’的方向上的左侧的剖面图,因此在该图中显示的是所述牺牲层30左侧的剖面图。
综上所述,本发明提供的空气隙的形成方法、NAND闪存及其形成方法,在若干间隔的栅极结构之间填充牺牲层,然后在栅极结构与牺牲层的顶部形成薄膜层,通过去除所述牺牲层两侧的衬底上的所述薄膜层形成通道,然后通过所述通道去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙,该方法能够通过通道完全去除牺牲层,使相邻两个所述栅极结构之间的牺牲层全部转化为空气隙,由此形成的空气隙具有较好的轮廓,且在一定程度上提高了空气隙的体积,从而能够保证空气隙的隔离效果,提高NAND闪存中栅极结构的设计密度。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (16)
1.一种空气隙的形成方法,其特征在于,包括以下步骤:
提供一衬底,在所述衬底上形成若干间隔的栅极结构;
形成牺牲层,所述牺牲层填充多个所述栅极结构之间的间隙;
形成薄膜层,所述薄膜层覆盖所述衬底、所述牺牲层以及所述栅极结构;
去除所述牺牲层两侧的衬底上的所述薄膜层,暴露出所述牺牲层沿平行于所述栅极结构的方向的两端的侧壁;
去除所述牺牲层,以在每相邻两个所述栅极结构之间形成空气隙。
2.如权利要求1所述的空气隙的形成方法,其特征在于,所述牺牲层的材质为氧化物、氮化物、光刻胶或碳。
3.如权利要求2所述的空气隙的形成方法,其特征在于,采用远程等离子体清洗工艺去除材质为光刻胶的所述牺牲层。
4.如权利要求3所述的空气隙的形成方法,其特征在于,所述远程等离子体包含有微波。
5.如权利要求2所述的空气隙的形成方法,其特征在于,采用蒸汽清洗的方法去除材质为氧化物的所述牺牲层。
6.如权利要求5所述的空气隙的形成方法,其特征在于,所述蒸汽包括HF或H3PO4。
7.如权利要求1所述的空气隙的形成方法,其特征在于,所述栅极结构包括依次形成于所述衬底上的浮栅、介质层及控制栅。
8.如权利要求7所述的空气隙的形成方法,其特征在于,所述介质层为氧化硅层、氮化硅层或氧化硅层-氮化硅层-氧化硅层。
9.如权利要求7所述的空气隙的形成方法,其特征在于,在形成所述牺牲层之前,在所述栅极结构的侧壁、顶壁以及多个所述栅极结构之间的衬底上形成侧墙。
10.如权利要求1所述的空气隙的形成方法,其特征在于,形成所述牺牲层的步骤包括:
在所述衬底上沉积牺牲材料,所述牺牲材料覆盖多个所述栅极结构以及多个所述栅极结构之间的间隙;
对所述牺牲材料进行平坦化,暴露出所述栅极结构的上表面。
11.如权利要求10所述的空气隙的形成方法,其特征在于,去除所述牺牲层两侧的衬底上的所述薄膜层,暴露出所述牺牲层的侧壁的步骤包括:
在所述衬底上沉积光刻胶层;
通过曝光与显影暴露出所述牺牲层两侧的薄膜层;
通过刻蚀去除暴露出的所述薄膜层,暴露出所述牺牲层的侧壁;
通过刻蚀去除残留的所述光刻胶层。
12.如权利要求11所述的空气隙的形成方法,其特征在于,所述显影采用KrF或ArF作为显影液;采用CxFy对所述薄膜层进行刻蚀,其中x、y均为大于等于1的正整数。
13.如权利要求12所述的空气隙的形成方法,其特征在于,采用所述薄膜层对所述光刻胶层刻蚀速率选择比为1:1~10:1的CxFy对所述薄膜层进行刻蚀。
14.如权利要求1~13中任一项所述的空气隙的形成方法,其特征在于,所述薄膜层的材质为氧化物、氮化物、碳化硅或金属。
15.一种NAND闪存的形成方法,其特征在于,包括如权利要求1~14中任一项所述的空气隙的形成方法。
16.一种NAND闪存,其特征在于,采用如权利要求15所述的NAND闪存的形成方法形成,所述NAND闪存包括:
衬底,位于所述衬底上的若干间隔的栅极结构;
位于多个所述栅极结构之上的薄膜层;
位于多个所述栅极结构与所述薄膜层之间的空气隙。
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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CN108695234B CN108695234B (zh) | 2021-01-01 |
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Country Status (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN110600422A (zh) * | 2019-08-28 | 2019-12-20 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
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