KR100596248B1 - 트렌치 캐패시터 제조 방법 - Google Patents

트렌치 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 트렌치 캐패시터 제조 방법을 제공하는데, 이 방법은 오직 두 단계의 얕은 격리 트렌치 에칭 단계를 포함한다. 제 1 에칭 단계 동안, Cl 또는 Br 기반 에칭 가스가 실리콘(12)에 대해서 높은 선택성을 가지면서 에칭을 수행한다. 제 2 에칭 단계 동안, SiF4 및 O2 기반 에칭 가스가 폴리실리콘(12) 및 칼라 격리부(22,31)를 동일한 에칭 레이트로 에칭한다. 웨이퍼의 상부 상에서, 실리콘 산화물 증착은 주로 하드 마스크(40) 상에서 형성되며 하드 마스크(40)의 침식은 형성되지 않는다. 트렌치(50)의 하부(52) 상에서는, 폴리실리콘(12)과 칼라 격리부(22,31)의 컨포멀 에칭(conformal etching)이 주로 발생한다. 이 방법은 경제적인 프로세스를 제공하며 작은 피처 크기에 대해서 적합하다.

Description

트렌치 캐패시터 제조 방법{METHOD FOR MANUFACTURING A TRENCH CAPACITOR WITH AN ISOLATION TRENCH}
본 발명은 격리 트렌치를 갖는 트렌치 캐패시터를 제조하는 방법에 관한 것이다. 이 트렌치 캐패시터는 칼라 격리부(a collar isolation)를 가지며 실리콘으로 충진 및 피복된다.
트렌치 캐패시터는 바람직하게는 독립형 디바이스의 형태로 또는 내장형 메모리의 형태로 된 DRAM에서 큰 캐패시턴스를 획득하는 데 사용된다. 트렌치 캐패시터는 단결정 구조를 갖는 반도체 기판 내부의 깊은 트렌치 내에서 형성된다. 트렌치 캐패시터의 전극 중 하나는 도핑된 반도체 기판으로, 다른 전극 또는 메모리 셀의 저장 노드는 트렌치 내부에서 구성되며 유전층에 의해서 제 1 전극으로부터 분리된다. 저장 노드 및 두 개의 전극은 벌크 기판을 향하고 있는 트렌치의 하부 섹션 내에 위치한다. 메모리 셀은 반도체 기판의 표면 근방에 구성된 액세스 트랜지스터를 더 포함한다. 이른바 활성 구역을 트렌치 캐패시터로부터 격리시키기 위해서, 기판 내부의 캐패시터의 제 1 전극은 수직 방향으로 된 매립된 도핑 구역에 의해서 한정되며, 수평 방향으로 봤을 때 캐패시터의 폴리실리콘으로 구성된 내부 전극은 수직 격리 층, 이른바 칼라 격리부, 바람직하게는 칼라 실리콘 산화물에 의해서 둘러 싸인다.
메모리 디바이스의 제조 동안, 먼저, 트렌치 캐패시터가 제조되고 이어서 활성 구역이 제조된다. 기존 캐패시터 구성에 있어서, 두 개의 깊은 트렌치 캐패시터가 서로 인접하여 구성된다. 각 메모리 셀의 활성 구역은 두 트렌치 캐패시터 사이에 배치되기 보다는 이 이중 구성의 트렌치 캐패시터들의 외부 구역 상에 위치한다. 트렌치 캐패시터들 중간의 상부 구역은 가령 제 1 트렌치의 중간으로부터 연장되어 실리콘 기판 상의 제 1 트렌치 캐패시터의 칼라 격리부의 한 측면 상에서 연장되며 제 2 트랜치 캐패시터의 대향하는 측면의 칼라 격리부를 걸쳐서 제 2 트렌치 캐패시터의 중간 부분으로 연장된다. 이 격리부는 서로 인접하여 있는 두 개의 트렌치 캐패시터의 상부 구역을 분리시킨다. 칼라 격리부의 상부 섹션의 외부 부분은 활성 구역에서 트렌치 캐패시터의 내부 전극으로의 컨택트를 획득하도록 수정된다.
상술한 트렌치 캐패시터의 두 개의 대향하는 측면들 간의 격리는 얕은 트렌치에 의해서 달성되는데, 이 얕은 트렌치는 제 1 캐패시터의 내부 전극의 대략적으로 중간 부분 사이에서부터 제 2 캐패시터의 내부 전극의 중간 부분까지 연장된 구역에서 두 개의 캐패시터의 상부 단부들을 피복한다. 폴리실리콘과 칼라 격리부, 즉 칼라 산화물과 단결정 실리콘의 조합부를 에칭하는데 있어서, 에칭될 물질은 에칭될 수평 표면 상에 나타나는 격리 물질과 실리콘 물질의 조합임을 주목해야 한다. 에칭 프로세스는 에칭 가스에 동시적으로 노출되는 실리콘과 칼라 격리부의 상이한 특성을 고려해야 한다. 반응기 내부의 에칭 가스의 상이한 에칭 선택성으로 인해서, 특히 반도체 표면을 패터닝하는 하드 마스크가 통상적으로 산화물 또는 BSG(보론 실리케이트 유리)이기 때문에 얕은 격리 트렌치의 바닥부 상의 평탄한 표면을 얻는 것이 중요한 문제가 되고 있다. 그러므로, 웨이퍼의 상부 상에서 하드 마스크를 침식시키지 않으면서 칼라 산화물을 에칭하는 것은 어렵다.
칼라 격리부를 갖는 트렌치 캐패시터의 상부 부분 내부로 얕은 격리 트렌치를 에칭하는 기존의 에칭 프로세스에서는, 실리콘을 에칭하는 프로세스 중에 선택성이 있어서, 그 결과 칼라 산화물이 실리콘보다 덜 에칭된다. 이로써, 칼라 산화물은 여전히 남아서, 이미 에칭된 얕은 트렌치의 바닥부로부터 돌출되게 된다. 그 후에, 칼라 산화물은 추가적인 프로세스 단계에 의해서 제거되어야 한다. 선행 단계로서, 하드 마스크가 개방되어야 한다.
발명의 개요
본 발명의 목적은 그의 상부 부분에 얕은 트렌치 격리부를 갖는 트렌치 캐패시터를 제조하는 방법을 제공하되, 여기서 상기 트렌치 캐패시터는 트렌치의 하부 표면이 거의 평탄하게 되도록 그 격리 트렌치를 얻는데 아주 적은 수의 에칭 단계만을 필요로 하는 칼라 격리부를 갖는다.
이러한 목적은 격리 트렌치를 갖는 트렌치 캐패시터를 제조하는 방법에 의해서 성취되는데, 여기서 이 방법은 반도체 기판 내부에 구성된 트렌치 캐패시터를 제공하는 단계━상기 트렌치 캐패시터는 제 1 외부 전극과 제 2 내부 전극 및 상기 제 1 전극과 상기 제 2 전극 간에 구성된 유전체를 갖는 하부 부분 및 트렌치의 측벽 상에 칼라 격리부(collar isolation)를 갖는 상부 부분을 가지며, 이로써 실리콘 층이 상기 칼라 격리부의 상부 상의 상기 트렌치 캐패시터를 피복하고 하드 마스크가 상기 실리콘 층을 피복함━와, 상기 실리콘 층의 표면에 도달하도록 상기 하드 마스크를 개방하는 단계와, 상기 칼라 격리부에 도달할 때까지 염소(Cl) 또는 브롬(Br)을 함유하는 에칭 가스로 건식 에칭하는 제 1 에칭 단계와, 이어서 실리콘 플루오르화물을 함유하는 에칭 가스로 건식 에칭을 수행하는 제 2 에칭 단계를 포함한다.
본 발명에 따른 방법은 서로 다른 에칭 가스를 갖는 오직 두 개의 에칭 단계만을 필요로 한다. 또한, 하드 마스크는 통상적인 에칭에 의해서 미리 개방되어야 한다. 제 1 단계 시의 에칭 가스는 염소 또는 브롬을 포함한다. 이 에칭 가스는 칼라 산화물에 도달할 때의 깊이까지 유지된다. 이어서, 요구된 깊이까지 에칭을 완료하기 위해서 에칭 가스는 실리콘 플루오르화물(SiF4) 기반 가스로 변경된다. 염소 기반 가스는 산화물 또는 BSG에 대해서 실리콘 또는 폴리실리콘을 선택적으로 에칭한다. 이로써, 산화물 또는 BSG로 구성된 하드 마스크는 침식되지 않고 트렌치 캐패시터의 상부 상의 실리콘 또는 폴리실리콘의 에칭이 신속하게 진행된다. 제 2 에칭 단계에서, SiF4은 실리콘 및 실리콘 산화물과 실리콘 질화물과 같은 격리 물질을 서로에 대해서 어떤 선택성도 가지지 않고 에칭한다. 그러나, 산소(O2)를 SiF4와 결합하여 사용하면 가령 실리콘 산화물과 같은 부산물이 형성되어 웨이퍼 상부 상의 하드 마스크 상으로 증착되는 장점을 갖게 된다. 이로써, 트렌치의 바닥부는 균일하게 에칭되며 트렌치의 바닥부 표면을 평탄하게 된다. 실리콘 플루오르화물 기반 에칭 가스가 실리콘 및 산화물, 격리 물질, BSG를 거의 동일하게 에칭하지만, 웨이퍼의 상부 상의 하드 마스크 상으로의 증착은 하드 마스크를 유지시킨다. 또한, 하드 마스크의 상부 표면 상에서는 에칭과 증착이 평형을 이루어서 하드 마스크는 거의 그대로 유지되며 침식되지 않는다. 이와 반대로, 트렌치 내부에서, 특히 트렌치의 하부 표면 상에서, 실리콘 산화물 부산물은 트렌치의 하부에서는 산화물이 부족하기 때문에 존재하지 않으며 이로써 트렌치의 하부 표면 상에서는 어떤 증착도 발생하지 않는다. 트렌치의 하부에서는, 실리콘, 폴리실리콘, 칼라 격리부를 형성하는 실리콘 산화물에 대한 각 에칭 레이트는 거의 동일하다.
제 1 에칭 단계 시의 에칭 가스 즉 염소 기반 가스 또는 브롬 기반 가스는 HCl 또는 Cl2일 수 있으며 He 또는 O2로 희석될 수 있다. 제 2 에칭 단계 시의 에칭 가스는 이미 언급한 바와 같이 SiF4를 포함하며 추가적으로 CF4를 포함할 수 있다. 제 2 에칭 단계 시의 에칭 가스는 O2 및/또는 Ar로 희석될 수 있다.
제 1 에칭 가스를 제 2 에칭 가스로 변경하기 위해서, 생성된 부산물의 검출을 통해서 칼라 격리부 또는 칼라 산화물의 에칭을 검출하는 측정이 수행된다. 이 측정 기술은 광학 방사 스펙트로스코피(optical emission spectroscopy)일 수 있다. 이와 달리, 간섭 측정법이 사용될 수도 있다. 이와 달리, 제 1 에칭 가스를 제 2 에칭 가스로 변경하는 것은 시간 측정에 의해서 결정될 수 있다. 칼라 격리부의 상부 부분에 도달하는데 필요한 최적 시간은 실험으로 미리 결정될 수 있다. 이 시간이 생성 작업에서 미리 설정되어 이로써 제 1 에칭 가스에서 제 2 에칭 가스로의 변경은 이 사전 설정된 시간이 경과하면 이루어진다.
칼라 격리부는 칼라 산화물, 바람직하게는 실리콘 산화물로 구성될 수 있다. 하드 마스크는 BSG 또는 산화물 바람직하게는 실리콘 산화물로 구성된다.
얕은 격리 트렌치는 서로 나란히 근접하여 위치하는 두 개의 깊은 트렌치 캐패시터의 상부 부분을 서로 격리시키는데 사용된다. 칼라 격리부의 대향하는 부분은 제거되는 반면 대향하지 않는 외부 부분은 유지된다. 상부에서 보면 격리 트렌치는 트렌치 캐패시터의 내부 폴리실리콘 전극 내부에서 시작하여 이 캐패시터의 칼라 산화물을 걸쳐서 연장되고 이어서 반도체 기판의 두 개의 캐패시터 간의 실리콘을 걸쳐서 연장되며 이어서 이웃하여 인접하는 트렌치 캐패시터의 칼라 산화물을 걸치며 마지막으로 그의 내부 전극의 폴리실리콘 내부에서 종료된다.
본 발명은 이제 도면을 참조하여 보다 상세하게 설명될 것이다.
도 1은 하드 마스크가 이미 개방되어 있고 두 개의 인접하는 트렌치 캐패시터를 갖는 반도체 웨이퍼의 단면도,
도 2는 제 1 에칭 단계 후의 반도체 웨이퍼의 단면도,
도 3은 에칭 프로세스 완료 후의 반도체 웨이퍼의 단면도.
도 1에 도시된 단면도는 제조 단계에서 거의 완성된, 두 개의 캐패시터(20,30)를 갖는 실리콘 기판(10)을 도시한다. 캐패시터는 깊은 트렌치 캐패시터이며, 이러한 수 백만 개의 깊은 트렌치 캐패시터들이 DRAM 디바이스에 상에서 규칙적으로 구성되어 있다. 캐패시터(20,30)는 함께 그룹화된다. 캐패시터(30)가 상세하게 설명될 것이며 캐패시터(20)의 구조는 캐패시터(30)와 동일하다. 캐패시터(30)는 하부 부분(34)과 상부 부분(35)을 갖는다. 하부 부분(34)은 전하를 저장하는 저장 노드이다. 하부 부분(34)은 기판 내부의 제 1 전극(341), 트렌치의 벽들 상에 구성된 유전체 층(342), 트렌치의 하부 부분(34)을 충진하는 내부 전극(343)을 포함한다. 유전체 층(342)은 실리콘 질화물이다. 트렌치 캐패시터(30)의 상부 부분(35)은 칼라 산화물(31,32)을 가지며 이 칼라 산화물은 내부 전극(33)을 기판(10)으로부터 분리시킨다. 캐패시터(30)의 우측 단부 근방에서는, 메모리 셀을 위한 액세스 트랜지스터가 이후에 생성될 것이다. 캐패시터(20,30)는 서로 인접하여 구성되며 이들 사이에는 어떤 활성 구역도 없지만 캐패시터(20)의 좌측 및 캐패시터(30)의 우측에는 활성 구역이 존재한다. 두 개의 캐패시터를 서로 격리시키기 위해서, 얕은 격리 트렌치(50)가 기판 내부에 그리고 캐패시터(20,30) 내부에 건식 에칭에 의해서 형성되어야 한다. 이 에칭 프로세스는 캐패시터의 내부 전극, 칼라 산화물, 캐패시터들 간의 벌크 실리콘의 단결정 실리콘을 동시에 에칭해야 한다.
웨이퍼는 이미 실리콘 에피택셜 층으로 피복되어 있다. 트렌치 캐패시터의 내부 전극(23,33)을 폴리실리콘으로 충진한다. 반도체 기판(10)을 실리콘으로 형성한다. 도 1에 도시된 단면도는 에피택셜 실리콘 층 상부 상의 PAD 질화물(42) 및 하드 마스크(40)를 도시한다. 하드 마스크(40)를 BSG로 구성하거나 실리콘 산화물로 구성할 수 있다. 하드 마스크(40)를 선행하는 하드 마스크 개방 단계 동안 이미 패터닝했다. 하드 마스크(40) 내부로의 개구(41)는 이후의 에칭 프로세스를 위한 마스크를 제공한다. 하드 마스크 개방을 통상적인 방법에 의해서 수행한다. 본 발명의 방법은 하드 마스크를 이미 개방한 후에 그리고 에피택셜 실리콘 층의 표면(43)이 이미 존재하지 않을 때에 시작된다.
제 1 에칭 단계가 종료된 모습이 도 2에 도시되며, 여기서 마스크 개구 구역(41) 내부의 폴리실리콘 및 실리콘 물질(12)을 습식 에칭에 의해서 제거한다. 이 단계를 가령 Applied Materials 사의 DSP 챔버와 같은 습식 에칭 툴 내에서 수행한다. 반응기 내부의 에칭 가스를 실리콘에 대해서 높은 선택성을 갖도록 선택하는데, 이로써 하드 마스크의 개구부(41) 내부의 실리콘 층(12)을 제거할 수 있다. 제 1 에칭 단계 시의 에칭 가스는 염소 또는 브롬 기반 가스이다. 이 에칭 가스는 HCl 및 Cl2 를 포함하거나 HBr를 포함한다. 이 에칭 가스는 He 또는 O2로 희석될 수 있거나 He와 O2의 조합으로 희석될 수도 있다. 이 에칭 가스는 실리콘에 대한 높은 선택성의 에칭을 제공하는데, 이로써 실리콘(12)은 쉽게 에칭되는 반면에 산화물 또는 BSG로 된 하드 마스크(40)는 그대로 유지되며 어떤 침식도 받지 않는다.
이 제 1 에칭 단계는 실리콘이 에칭되도록 실리콘에 대해서 높은 선택성 에칭을 갖는 에칭 가스를 사용한다. 제 1 에칭 단계를 인접하는 트렌치(20,30)의 칼라 산화물(22,31)의 상부 부분에 도달할 때까지 수행하며 이는 도 2에 도시된다. 에칭 프로세스의 이 시점을 간섭 측정법 또는 광학 방사 스펙트로스코피를 사용하는 측정에 의해서 검출할 수 있다. 이와 달리, 도 2에 도시된 상태를 에칭 시간을 모니터링함으로써 결정할 수도 있다. 이전 실험을 통해서 에칭 프로세스가 칼라 격리부의 상부 부분에 도달하기에 충분한 시간을 결정하여 사전 설정한다. 도 2에 도시된 프로세스의 상태는 사전 설정된 에칭 시간과 동일한 시간 동안 웨이퍼를 에칭함으로써 성취될 수 있다.
칼라 격리부(22,31)의 산화물 물질에 도달한 후에, 에칭 가스를 이제 칼라 격리부를 포함하여 실리콘이 에칭되도록 변경해야 한다. 도 2에 도시된 상태에 도달하게 되면, 이제 챔버 내부의 에칭 가스를 O2를 함유하는 SiF4 기반 에칭 가스로 변경한다. SiF4/O2는 산화물 및 실리콘을 거의 동일한 에칭 레이트로 에칭한다. 제 2 에칭 단계가 시작되는 동안 에칭 가스는 CF4를 더 포함할 수 있다. 이 에칭 가스는 Ar로 희석될 수 있다. SiF4 기반 에칭 가스는 산화물 또는 BSG를 에칭할 때에 SiO2 부산물을 생성한다. 실리콘 물질이 트렌치의 바닥부(52)에서 주로 존재하며 이 구역에서는 실리콘 이산화물 부산물이 거의 존재하지 않기 때문에, 이 실리콘 산화물 부산물은 주로 하드 마스크 상에 증착된다. 그러므로, 격리 트렌치의 바닥부(52) 상에 대해서는 어떤 실리콘 이산화물 증착도 발생하지 않기 때문에, 에칭 프로세스는 반도체 웨이퍼 내부로 더 깊숙이 계속 진행된다. 이와 반대로, BSG 또는 실리콘 산화물 하드 마스크 구역에서는 증착과 에칭의 균형이 이루어진다. 이로써, 하드 마스크를 거의 침식하지 않으면서 에칭 프로세스가 트렌치 내부에서 계속 진행된다.
오직 두 개의 에칭 단계 만을 갖는 본 발명에 따른 프로세스로 인해서 격리 트렌치의 바닥부 표면(52)이 거의 평탄하게 된다. 또한 프로세스 챔버를 변경할 필요가 없다. 오직 에칭 가스만 제 1 에칭 단계 동안의 염소 또는 브롬 기반 에칭 가스에서 칼라 격리부 도달 이후인 제 2 에칭 단계 동안의 SiF4/O2 기반 에칭 가스로 변경하면 된다. 본 발명에 따른 프로세스는 바람직하게는 고집적도 DRM에서 보다 작은 피처 크기를 위해서 필요하다. 이로써, 보다 작은 폭 및 보다 큰 깊이를 갖는 격리 트렌치가 형성되며 이 트렌치의 종횡비는 증가한다. 본 발명에 따른 프로세스는 0.14 ㎛ 이하의 피처 크기에서 특히 유용하다.
얕은 격리 트렌치 에칭 종료 후에, 트렌치를 가령 실리콘 산화물과 같은 격리 물질로 충진한다. 또한, 메모리 셀의 액세스 트랜지스터를 포함하는 활성 구역, 액세스 트랜지스터에서 트렌치의 내부 폴리실리콘 전극으로의 접속부, 마지막으로 워드 라인 및 비트 라인을 형성한다.
격리 트렌치는 두 개의 트렌치 캐패시터(20,30)의 대향하여, 이웃하는 칼라 격리부(22,31)만을 피복한다. 대향하지 않는 칼라 산화물(21,32)은 그대로 유지된다. 트렌치의 측벽은 트렌치의 내부 전극의 폴리실리콘 물질 내에서 대략 트렌치 전극의 중간 부분에서 종료된다. 이로써, 트렌치 캐패시터 및 메모리 셀을 서로 격리한다.
ICP(유도성 결합 플라즈마 : Inductive Coupled Plasma) 타입 에칭 챔버 내부에서의 결합된 증착/에칭 단계로 인해서 이 새로운 프로세스는 단계의 수를 두 단계로 감소시킨다. 다른 방법에 비해서, 칼라 격리부를 제거하기 위한 별도의 단계가 필요하지 않다. 본 발명의 장점은 상부 측면 폴리실리콘 물질이 폴리실리콘에 대해서 강한 에칭 선택성을 갖는 에칭 가스로 에칭되고 이후에 칼라 격리부 및 폴리실리콘이 격리 트렌치 내부에서 오직 에칭 수행만을 하는 것보다는 하드 마스크 상에서 증착/침식의 균형을 달성하는 표면 보호성 에칭 가스로 에칭된다는 것이다. 제 2 에칭 단계 동안의 증착 특성은 트렌치의 상부 상에서 주로 이루어지며 에칭은 주로 트렌치의 하부 상에서 이루어진다.
제 1 에칭 단계 및 제 2 에칭 단계 동안 Applied Materials 사의 DPS 에칭 챔버에서의 프로세스 파라미터가 아래의 표에 도시된다. 이 파라미터는 에칭 챔버의 상부 유도성 코일을 위한 전력, 웨이퍼 척(wafer chuck)에 인가되는 바이어스 전력을 생성하는 하부 유도성 수단을 위한 전력을 포함한다. 이 파라미터는 에칭 가스가 챔버 내부로 도입되는 플로우 레이트(단위 sccm)에 대한 대략적인 값을 더 포함한다.
Figure 112003046484317-pct00001
상술된 값들은 ±10 % 범위 내에서 변할 수 있으며 300 nm 크기의 웨이퍼를 위한 반응 챔버를 갖는 에칭 툴에 적용될 수 있다.

Claims (13)

  1. 격리 트렌치를 갖는 트렌치 캐패시터를 제조하는 방법에 있어서,
    반도체 기판의 트렌치 내에 트렌치 캐패시터를 형성하는 단계━상기 트렌치 캐패시터는 외부 전극과 내부 전극 및 상기 내부 전극과 상기 외부 전극 사이에 배치된 유전체를 갖는 하부 부분과, 상기 트렌치의 측벽 상의 칼라 격리부(collar isolation)를 갖는 상부 부분을 가지며, 실리콘 층이 상기 칼라 격리부 상의 상기 트렌치 캐패시터를 피복하고, 하드 마스크가 상기 실리콘 층을 피복함━와,
    상기 실리콘 층의 표면에 도달하도록 상기 하드 마스크를 개방하는 단계와,
    상기 칼라 격리부에 도달할 때까지 염소(Cl) 또는 브롬(Br)을 함유하는 에칭 가스로 건식 에칭하는 제 1 에칭 단계와,
    실리콘 플루오르화물 및 산소를 함유하는 에칭 가스로 반도체 기판, 상기 트렌치 캐패시터의 상기 칼라 격리부 및 상기 내부 전극을 건식 에칭하는 제 2 에칭 단계를 포함하는
    트렌치 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 에칭 단계 시의 에칭 가스는 HCl 가스 및 헬륨(He) 가스와 O2 가스 중 적어도 하나를 포함하는
    트렌치 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 에칭 단계 시의 에칭 가스는 HBr 가스 및 헬륨(He) 가스와 O2 가스 중 적어도 하나를 포함하는
    트렌치 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 에칭 단계 시의 에칭 가스는 Ar 가스를 더 포함하는
    트렌치 캐패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 에칭 단계 시의 에칭 가스는 CF4 가스를 더 포함하는
    트렌치 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 에칭 단계 동안 상기 칼라 격리부로부터 생성된 부산물이 검출되면 상기 제 1 에칭 단계는 완료되고 상기 제 2 에칭 단계가 시작되는
    트렌치 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    간섭 측정법(interferometry)에 의한 측정으로부터 획득된 신호에 응답하여 상기 제 1 에칭 단계는 완료되고 상기 제 2 에칭 단계가 시작되는
    트렌치 캐패시터 제조 방법.
  8. 제 1 항에 있어서,
    사전 결정된 기간 동안 상기 제 1 에칭 단계를 수행한 후에 상기 제 2 에칭 단계가 시작되는
    트렌치 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 하드 마스크는 BSG(보론 실리케이트 유리)을 포함하는
    트렌치 캐패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 하드 마스크는 실리콘 산화물을 포함하는
    트렌치 캐패시터 제조 방법.
  11. 제 1 항에 있어서,
    상기 칼라 격리부는 실리콘 산화물을 포함하는
    트렌치 캐패시터 제조 방법.
  12. 제 1 항에 있어서,
    상기 반도체 기판 내에 칼라 격리부를 갖는 적어도 두 개의 서로 인접한 트렌치 캐패시터를 형성하는 단계와,
    상기 칼라 격리부 중 서로 대향하고 있는 칼라 격리부는 상기 제 2 에칭 단계 동안 에칭되고, 상기 칼라 격리부 중 서로 대향하지 않는 칼라 격리부는 상기 제 2 에칭 단계 동안 그대로 유지되도록 상기 적어도 두 개의 트렌치 캐패시터에 대해서 상기 하드 마스크를 형성하는 단계
    를 포함하는 트렌치 캐패시터 제조 방법.
  13. 제 1 항에 있어서,
    광학 방사 스펙트로스코피(optical emission spectroscopy)에 의한 측정으로부터 획득된 신호에 응답하여 상기 제 1 에칭 단계는 완료되고 상기 제 2 에칭 단계가 시작되는
    트렌치 캐패시터 제조 방법.
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