JP3905882B2 - 分離トレンチを有するトレンチキャパシタを製造する方法 - Google Patents

分離トレンチを有するトレンチキャパシタを製造する方法 Download PDF

Info

Publication number
JP3905882B2
JP3905882B2 JP2003502883A JP2003502883A JP3905882B2 JP 3905882 B2 JP3905882 B2 JP 3905882B2 JP 2003502883 A JP2003502883 A JP 2003502883A JP 2003502883 A JP2003502883 A JP 2003502883A JP 3905882 B2 JP3905882 B2 JP 3905882B2
Authority
JP
Japan
Prior art keywords
etching
trench
oxide
hard mask
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003502883A
Other languages
English (en)
Other versions
JP2004528730A (ja
JP2004528730A5 (ja
Inventor
ガブリエル フィヒトゥル,
ヤーナ ヘンゼル,
トーマス メーツドルフ,
トーマス モルゲンシュテルン,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2004528730A publication Critical patent/JP2004528730A/ja
Publication of JP2004528730A5 publication Critical patent/JP2004528730A5/ja
Application granted granted Critical
Publication of JP3905882B2 publication Critical patent/JP3905882B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/964Roughened surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、絶縁トレンチを有するトレンチキャパシタを製造する方法に関する。トレンチキャパシタは、カラー(collar)分離を有し、シリコンによって満たされ、覆われる。
トレンチキャパシタは、スタンドアロンデバイスまたは埋め込みメモリの形式で、好ましくはDRAM(ダイナミックランダムアクセスメモリ)に大きいキャパシタンスを得るために用いられる。トレンチキャパシタは、単結晶構造を有する半導体基板内の深いトレンチ内に形成される。トレンチキャパシタの電極の内の1つは、ドープ半導体基板であり、他方の電極またはメモリセルの格納ノードは、トレンチ内に配置され、誘電体層によって第1の電極から分けられている。格納ノードおよび2つの電極は、バルク基板に向けられたトレンチの下部に位置される。メモリセルは、半導体基板の表面付近に配置される、アクセストランジスタをさらに含む。このいわゆる活性領域をトレンチキャパシタから分離するために、基板内のキャパシタの第1の電極は、埋没されたドープ領域によって垂直方向に閉じ込められ、水平方向から見ると、キャパシタのポリシリコンからできた内部電極は、垂直分離層、いわゆるカラー分離、好ましくはカラー酸化物シリコンによって囲まれる。
格納デバイスの製造中に、トレンチキャパシタがまず製造され、その後、活性領域が製造される。公知のキャパシタ配置において、2つの深いトレンチキャパシタは、隣接して配置される。それぞれのメモリセルの活性領域は、2つのトレンチキャパシタの中間ではなく、トレンチキャパシタの二重配置の外側領域に位置する。トレンチキャパシタの中間の上部分は、例えば、第1のトレンチの中央から到達し、第1のトレンチキャパシタのカラー分離の片面を超え、シリコン基板を超えおよび第2のトレンチキャパシタの反対側のカラー分離を越え、第2のトレンチキャパシタの中央へ入る。この分離は、隣接して位置する2つのトレンチキャパシタの上部分を分割する。カラー分離の上部区域の外部部品は、アクティブ領域からトレンチキャパシタの内部電極まで接触を得るように変更される。
上述のトレンチキャパシタの2つの対向する面の間の分離は、おおよそ第1のキャパシタの内部電極の中央の間から第2のキャパシタの内部電極の中央まで到達する領域において、2つのキャパシタの上端部を覆うシャロートレンチによって達成される。ポリシリコンおよびカラー分離、好ましくはカラー酸化物、および単結晶シリコンの組み合わせをエッチングするために、エッチングされる材料が、エッチングされる水平表面上に現れるシリコン材料および分離材料の組み合わせであることが考慮される必要がある。エッチング処理は、同時にエッチングガスにさらされるカラー分離およびシリコンの異なる特性を考慮しなければならない。リアクタ内のエッチングガスの異なるエッチングの選択性のため、特に、半導体ウエハの表面をパターニングするハードマスクは、典型的には、酸化物またはBSG(ホウケイ酸塩ガラス)であるハードマスクであるので、シャロー分離トレンチの底部に滑らかで平坦な表面を得ることは困難である。従って、ウエハ上のハードマスクを侵食することなくカラー酸化物をエッチングすることは困難である。
カラー分離を有するトレンチキャパシタの最上部分にシャロー分離トレンチをエッチングする従来のエッチング処理の流れにおいて、シリコンをエッチングする工程中に選択性があり、その結果、カラー酸化物はシリコンよりも少なくエッチングされる。結果として、カラー酸化物は、依然として存在し、既にエッチングされたシャロートレンチの底部から突出している。その後、カラー酸化物は、さらなる処理工程によって取り除かれる必要がある。前工程として、ハードマスクは開けられなければならない。
本発明の目的は、最上部分にシャロートレンチ分離を有するトレンチキャパシタであって、該トレンチキャパシタンスは、カラー分離を有する、トレンチキャパシタンスを製造する方法を提供することである。本方法は、分離トレンチを得るためにエッチング工程を数工程のみ要し、その結果、トレンチの底部表面は実質的に平坦で均一である。
この目的は、半導体基板内に配置されるトレンチキャパシタであって、該トレンチキャパシタは、第1の外部電極および第2の内部電極ならびに第1電極と第2電極との間に配置される誘電体を有する下部と、トレンチの側壁にカラー分離を有する上部とを含むトレンチキャパシタを提供する工程を含む、分離トレンチを有するトレンチキャパシタを製造する方法によって解決される。それによって、シリコン層はカラー分離上のトレンチキャパシタを覆い、ハードマスクはシリコン層を覆う。本方法は、シリコン層の表面が到達されるようにハードマスクを開ける工程をさらに含み、第1の工程において、カラー分離が到達されるまで、塩素および臭素を含むエッチングガスを用いてドライエッチングし、第2の工程において、シリコンフッ化物を含むエッチングガスを用いてドライエッチングを引き続いて実行する。
本発明による方法は、異なるエッチング成分を用いる2つのエッチング工程のみを要する。さらに、ハードマスクは、従来のエッチング工程によって、事前に開けられる必要がある。第1の工程用のエッチングガスは、塩素および臭素を含む。エッチング成分は、カラー分離が到達される深さまで維持される。その後、所望される深さまでエッチングを仕上げるために、エッチング成分は、シリコンフッ化物(SiF)ベースの成分に変えられる。塩素成分は、シリコンまたはポリシリコンを酸化物またはBSGに対して選択的にエッチングすることは公知である。結果として、酸化物またはBSGから作られるハードマスクは侵食されず、トレンチキャパシタの最上部上のシリコンおよびポリシリコンのエッチングは迅速に進む。第2のエッチング工程において、SiFが、それぞれに対して選択性をほとんど有することなく、シリコン、およびシリコン酸化物およびシリコン窒化物のような分離材料をエッチングすることは公知である。しかし、SiFを酸素(O)と組み合わせて使用することは、ウエハ上のハードマスクに堆積する副生物、例えばシリコン酸化物が形成されるという利点を有する。結果として、トレンチの底部は同様にエッチングされ、それによって、トレンチの平面で平坦な底部を得る。シリコンフッ化物ベースのエッチング成分は、シリコン、酸化物、分離材料またはBSGをほぼ平等にエッチングするが、ハードマスクにウエハの表面上に堆積することはハードマスクを維持する。さらに、硬質マスクの上面の上のエッチングおよび堆積の平衡があり、マスクは、実質的に維持され、侵食によって劣化されない。対照的に、トレンチ底部における少ない酸化物の量のため、トレンチ内、特にトレンチの底面上に、シリコン酸化物副生物は存在せず、トレンチ底部に堆積は実質的にはない。トレンチ底部において、シリコン、ポリシリコンおよびカラー分離を形成するシリコン酸化物のエッチングは、実質的に同じエッチング速度で進行する。
第1の工程用のエッチングガス、すなわち塩素または臭素ベースのガスは、塩化水素(HCl)または塩素(Cl)であり得、ヘリウム(He)または酸素(O)によって希釈され得る。第2のエッチング工程中のエッチングガスは、既に開示されたようにSiFを含み、CF(四フッ化炭素)をさらに含み得る。第2の工程におけるエッチングガスは、酸素(O)および/またはアルゴン(Ar)によってさらに希釈され得る。
第1のエッチング成分から第2のエッチング成分に切り替えるために、生成される副生物の検出を通して、カラー分離またはカラー酸化物のエッチングを検出する測定が実行される。測定技術は、光学照射分光法であり得る。あるいは、干渉法もまた用いられ得る。さらなる選択肢として、第1のエッチング成分から第2のエッチング成分への遷移が、時間測定によって判定され得る。カラー分離の上部に到達するために必要な最適な期間は、事前の実験によって判定され得る。この時間は、生産実行に対して事前に設定され、事前に設定された時間が経過した場合に、第1から第2のエッチング成分への切り替えが行われる。
カラー分離は、カラー酸化物、好ましくはシリコン酸化物からつくられ得る。ハードマスクは、BSGから作られるか、酸化物、好ましくはシリコン酸化物から作られる。
シャロー分離トレンチは、互いに対して隣り合わせに近接して位置される2つの深いトレンチキャパシタの最上部を互いから分離するために用いられる。カラー分離の対向する部分は取り除かれ、カラー酸化物の対向しない外部部分は維持される。上から見られる分離トレンチは、トレンチキャパシタの内部ポリシリコン電極内で始まり、このキャパシタのカラー酸化物を超え、半導体基板の2つのキャパシタ間のシリコンを超え、隣り合う隣接トレンチキャパシタのカラー酸化物を超えて延び、その内部電極のポリシリコン内で終了する。
本発明は、図に関連して、ここで詳細に記述される。
図1に描かれる断面は、この製造段階でほぼ完成された2つのキャパシタ20、30を有するシリコン基板10を示す。キャパシタは、シャロートレンチキャパシタであり、DRAMデバイス上に数百万個が規則的に配置される。キャパシタ20、30は、共に寄せ集められている。キャパシタ30は、詳細に説明され、キャパシタ20は対応する構造を有する。キャパシタ30は、下部34および上部35を有する。下部34は、電荷を格納する格納ノードである。下部34は、基板内の第1の電極341、トレンチの壁に配置される誘電体層342およびトレンチの下部34を満たす内部電極343を有する。誘電体材料342は、シリコン窒化物である。トレンチキャパシタ30の上部35は、基板10から内部電極33を分離するカラー酸化物31、32を有する。キャパシタ30の右端の近くに、メモリセル用のアクセストランジスタが後に形成される。記述された構造は、もう1つのキャパシタ20に反映される。キャパシタ20、30の両方は、間に活性な領域を有さないが、キャパシタ20の左側およびキャパシタ30の右側に互いに近く配置される。2つのキャパシタを互いから分離するように、シャロー分離トレンチ50が、基板およびキャパシタ20、30にドライエッチング処理によって形成されなければならない。エッチング処理は、キャパシタの内部電極、カラー酸化物およびキャパシタ間のバルクシリコンの単結晶シリコンを同時にエッチングする必要がある。
ウエハは、シリコンのエピタキシャル層を用いて既に覆われている。トレンチキャパシタの内部電極23、33は、ポリシリコンで満たされている。半導体基板10もまた、シリコンから作られている。図1に描かれる断面は、エピタキシャルシリコン層の上のPAD窒化物42およびハードマスク40を示す。ハードマスク40は、BSG(ホウケイ酸塩ガラス)から作製されるか、またはシリコン酸化物であってもよい。ハードマスク40は、先行するハードマスクオープンエッチング工程中に、既にパターニングされている。ハードマスク層40への開口41は、それに続くエッチング処理工程に対してマスクを提供する。ハードマスクの開口は、従来の方法によって実行される。本発明の処理は、ハードマスクが既に開口された後、エピタキシャルシリコン層の表面43が既に開放されている場合に開始する。
図2に端部が示される、マスク開口区域41内のポリシリコンおよびシリコン材料12は、第1のエッチング工程において、ドライエッチングによって取り除かれる。エッチング工程は、ドライエッチングツール、例えば、Applied Materials Inc.によるDPSチャンバ内で実行される。ハードマスクの開口部分41内のシリコン層12を取り除くために、リアクタ内のエッチング成分は、シリコンに対して選択性が高いように選択される。第1の工程用のエッチング成分は、塩素か、あるいは、臭素に基づいている。エッチング成分は、HClおよびClまたは、代わりにHBrを含み得る。エッチング成分はHeまたはO、あるいはHeおよびOの組み合わせを用いて希釈され得る。これらのエッチングガスは、選択性の高いシリコンエッチングに対して提供され、その結果、シリコン12は容易にエッチされるが、酸化物またはBSGで作られた硬質マスク40は、維持され、いかなる侵食の対象でもない。
この第1のエッチング工程は、酸化物に対して選択性の高いエッチング成分を用い、その結果、シリコンはエッチングされる。図2に示されるように、隣り合うトレンチ20、30のカラー酸化物22および31の上部が到達されるまで、第1のエッチング工程は実行される。エッチング処理のこの地点は、干渉法または光学発光分光法を用いる測定によって検出され得る。あるいは、図2に示される状態は、エッチング時間を監視することによって決定され得る。先行する実験で、予め決定される時間は、エッチング処理がカラー酸化物の上部に到達するために十分であると定義され得る。あらかじめ決定されたエッチング時間に等しい期間にわたってウエハをエッチングした後、図2に示されるエッチング処理の状況は、到達され得る。
カラー分離22、31の酸化物材料に到達した後、カラー分離も含むシリコンがエッチングされるように、エッチング成分は変化される必要がある。図2に示される状況に到達することによって、チャンバ内のエッチング成分は、Oも含むSiFベースに変化される。SiF/Oが、実質的に同じ速度で酸化物およびシリコンをエッチングすることは公知である。これから始まる第2のエッチング工程中で、エッチング成分はCFをさらに含み得る。エッチング成分は、Arによって希釈され得る。酸化物またはBSGをエッチングする場合、SiFベースのエッチング成分が、SiO副生物を生成することは公知である。シリコン酸化物副生物は、副生物の濃度がある程度高いので、主にハードマスク上に堆積する。シリコン材料は、トレンチの底部52で支配的であるため、この領域に実質的にシリコン酸化物副生物はない。従って、分離トレンチの底部52上でシリコン酸化物の堆積は実質的には起こらないため、エッチング処理は、半導体ウエハをさらに深くエッチング続ける。対照的に、堆積およびエッチングの平衡は、BSGまたはシリコン酸化物ハードマスクの領域において確立される。結果として、実質的にはハードマスクを侵食することなく、エッチング処理はトレンチ内で進む。
本発明による処理の流れは、2つの工程のみを用いて、実質的に平坦で均一な分離トレンチの底面52をもたらす。処理チャンバを変える必要はない。エッチング成分のみが、第1の工程中の塩素または臭素ベースのエッチング成分から、カラー分離に到達した後第2の工程中のSiF/Oベースの成分に変化される必要がある。本発明による処理の流れは、高度な統合されたDRAMにおけるより小さいフィーチャーサイズにとって好ましくは価値があるものである。トレンドは、より小さい幅およびより大きい深さの分離トレンチを有することで、その結果、トレンチのアスペクト比が増加する。本発明による処理は、フィーチャーサイズが0.14μm(マイクロメーター)以下の特定の値のものである。
シャロー分離トレンチエッチングの終了後、分離材料、例えばシリコン酸化物でトレンチは満たされる。さらに、メモリセルのアクセストランジスタを含むいわゆる活性領域、トレンチの内部ポリシリコン電極に対するアクセストランジスタの接続、最後に、ワードおよびビットラインが形成される。
分離トレンチは、2つのトレンチキャパシタ20、30の対向して隣接するカラー分離22、31のみを覆う。対向しないカラー酸化物21、32は、変化されない。トレンチの側壁は、トレンチの内部電極のポリシリコン材料内、おおよそトレンチ電極の中央で終了する。その結果、トレンチキャパシタとメモリセルとの両方は、互いから絶縁される。
ICP(誘導結合プラズマ)型エッチングチャンバ内の組み合わされた堆積/エッチング工程のため、新しい処理の流れは、工程の数を2に減少する。他の方法と比較すると、カラー分離を取り除く別個の工程を要しない。本発明の利点として、上側のポリシリコン材料は、高い選択性を有するポリシリコンエッチング成分を用いてエッチングされ、カラー分離およびポリシリコンは、分離トレンチ内でエッチングのみの動作ではなく、ハードマスク上で侵食/堆積の平衡を確立する表面保護成分を用いて、後でエッチングされる。堆積動作は、第2のエッチング工程中に上部で優勢であるが、トレンチの底部は、大部分がエッチングされる。
エチングチャンバ、例えば、Applied Materials Inc.によるDPSエッチングチャンバにおける第1および第2のエッチング工程中の処理パラメータは、以下の表に示される通りである。パラメータは、エッチングチャンバの上部誘導コイル用の電力およびウエハチャックに印加されるバイアス電力を実行する下部誘導手段用の電力を含む。パラメータは、チャンバに導入されるエッチングガスに対して、sccmを単位にしてフロー速度についておおよその値をさらに含む。
Figure 0003905882
上で与えられた数は、±10%の範囲で変化し、サイズが300mmのウエハ用のリアクションチャンバを有するエッチングツールに適用し得る。
図1は、既に開いたハードマスクを有する2つの隣接するトレンチキャパシタを有する半導体ウエハを通る断面図を示す。 図2は、第1のエッチング工程後の断面の同じ部分を示す。 図3は、エッチング工程の完了後の断面を示す。
符号の説明
10 シリコン基板
12 シリコン層
20、30 トレンチキャパシタ
21、22、31、32 カラー酸化物
33 内部電極
34 トレンチキャパシタの下部
35 トレンチキャパシタの上部
341 第1の電極
342 誘電体
343 内部電極
40 ハードマスク
41 ハードマスク開口
42 窒化物パッド
43 シリコン層表面
50 分離トレンチ
51、52 分離トレンチの底部

Claims (12)

  1. 分離トレンチ有するトレンチキャパシタを製造する方法であって、
    該方法は、
    半導体基板のトレンチにトレンチキャパシタを形成することであって、該トレンチキャパシタは、外部電極内部電極と該外部電極と該内部電極との間の誘電体とで形成された下部、該トレンチの側壁カラー酸化物で形成された上部とを有し、シリコン層は、該カラー酸化物の上で該トレンチキャパシタを覆い、ハードマスク、該シリコン層う、ことと
    該シリコン層表面に達するように、該ハードマスクを開口することと
    第1のエッチング工程において、該カラー酸化物に達するまで、Cl 、HClまたはHBrを含むエッチングガスを用いてドライエッチングすることと、
    第2のエッチング工程において、SiF およびO を含むエッチングガスを用いて該半導体基板と該カラー酸化物と該トレンチキャパシタの内部電極とをドライエッチングすること
    を包含する方法。
  2. 前記第1の工程におけるエッチングガスはヘリウムガスおよび酸素ガスのうち少なくとも1つをさらに含む請求項1に記載の方法。
  3. 前記第2の工程におけるエッチングガスは、アルゴンガスをさらに含む請求項1記載の方法。
  4. 前記第2の工程におけるエッチングガスはCFガスをさらに含む、請求項に記載の方法。
  5. 前記第1のエッチング工程中に、前記カラー酸化物から生成された生成物が検出され場合、該第1のエッチング工程終了し、前記第2のエッチング工程開始することを包含する、請求項1記載の方法。
  6. 干渉法を用いる測定から得られ信号に応答して、前記第1のエッチング工程終了、前記第2のエッチング工程開始することを包含する、請求項1記載の方法。
  7. 光学発光分光法を用いる測定から得られた信号に応答して、前記第1のエッチング工程を終了し、前記第2のエッチング工程を開始することを包含する、請求項1に記載の方法。
  8. 所定の期間の間、前記第1のエッチング工程を実行した後に、前記第2のエッチング工程開始することを包含する、請求項1記載の方法。
  9. 前記ハードマスク、ホウケイ酸塩ガラスを含む請求項1記載の方法。
  10. 前記ハードマスク、シリコン酸化物を含む請求項1記載の方法。
  11. カラー酸化物を有する少なくとも2つの隣接したトレンチキャパシタを前記半導体基板に形成し、該少なくとも2つのトレンチキャパシタに対して前記ハードマスクを形成することにより、前記第2のエッチング工程中に、互いに向かい合う該カラー酸化物の部分エッチングされ該第2のエッチング工程中に、互いに向かい合わない該カラー酸化物の部分維持されることを包含する、請求項1記載の方法。
  12. 前記カラー酸化物は、シリコン酸化物からなる分離酸化物である、請求項1記載の方法。
JP2003502883A 2001-06-06 2002-06-03 分離トレンチを有するトレンチキャパシタを製造する方法 Expired - Fee Related JP3905882B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP01113838A EP1265278A1 (en) 2001-06-06 2001-06-06 Method for manufacturing a trench capacitor with an isolation trench
PCT/EP2002/006090 WO2002099875A1 (en) 2001-06-06 2002-06-03 Method for manufacturing a trench capacitor with an isolation trench

Publications (3)

Publication Number Publication Date
JP2004528730A JP2004528730A (ja) 2004-09-16
JP2004528730A5 JP2004528730A5 (ja) 2005-07-28
JP3905882B2 true JP3905882B2 (ja) 2007-04-18

Family

ID=8177656

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003502883A Expired - Fee Related JP3905882B2 (ja) 2001-06-06 2002-06-03 分離トレンチを有するトレンチキャパシタを製造する方法

Country Status (6)

Country Link
US (1) US6855596B2 (ja)
EP (1) EP1265278A1 (ja)
JP (1) JP3905882B2 (ja)
KR (1) KR100596248B1 (ja)
TW (1) TW536816B (ja)
WO (1) WO2002099875A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100538810B1 (ko) 2003-12-29 2005-12-23 주식회사 하이닉스반도체 반도체소자의 소자분리 방법
KR100618698B1 (ko) 2004-06-21 2006-09-08 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US20060157613A1 (en) * 2005-01-19 2006-07-20 Adamson Eric E Supersonic aircraft with active lift distribution control for reducing sonic boom
US7344954B2 (en) 2006-01-03 2008-03-18 United Microelectonics Corp. Method of manufacturing a capacitor deep trench and of etching a deep trench opening
JP2007184356A (ja) * 2006-01-05 2007-07-19 Oki Electric Ind Co Ltd エッチング方法
KR100853485B1 (ko) * 2007-03-19 2008-08-21 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
US8927352B2 (en) * 2013-03-08 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Channel epitaxial regrowth flow (CRF)
CN108831831A (zh) * 2018-06-20 2018-11-16 上海华虹宏力半导体制造有限公司 改善漏电流的刻蚀方法和浅沟槽隔离结构的形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729815A (en) * 1986-07-21 1988-03-08 Motorola, Inc. Multiple step trench etching process
JPS63240027A (ja) * 1987-03-27 1988-10-05 Fujitsu Ltd ドライエツチング方法
JP2734915B2 (ja) * 1992-11-18 1998-04-02 株式会社デンソー 半導体のドライエッチング方法
US5576566A (en) * 1995-04-13 1996-11-19 International Business Machines Corporation Semiconductor trench capacitor cell having a buried strap
JP3351183B2 (ja) * 1995-06-19 2002-11-25 株式会社デンソー シリコン基板のドライエッチング方法及びトレンチ形成方法
JPH1022271A (ja) * 1996-07-05 1998-01-23 Fujitsu Ltd 半導体装置の製造方法
US5843226A (en) * 1996-07-16 1998-12-01 Applied Materials, Inc. Etch process for single crystal silicon
US5998821A (en) * 1997-05-21 1999-12-07 Kabushiki Kaisha Toshiba Dynamic ram structure having a trench capacitor
DE19903597C2 (de) * 1999-01-29 2001-09-27 Infineon Technologies Ag Herstellverfahren für einen Isolationsgraben unter Verwendung einer Hilfsschicht
DE19910886B4 (de) * 1999-03-11 2008-08-14 Infineon Technologies Ag Verfahren zur Herstellung einer flachen Grabenisolation für elektrisch aktive Bauelemente
US6400458B1 (en) * 1999-09-30 2002-06-04 Lam Research Corporation Interferometric method for endpointing plasma etch processes
US6358359B1 (en) * 1999-11-03 2002-03-19 Agere Systems Guardian Corp. Apparatus for detecting plasma etch endpoint in semiconductor fabrication and associated method
US6221784B1 (en) * 1999-11-29 2001-04-24 Applied Materials Inc. Method and apparatus for sequentially etching a wafer using anisotropic and isotropic etching
JP3594864B2 (ja) * 2000-01-25 2004-12-02 Tdk株式会社 薄膜磁気ヘッドの製造方法
US6503813B1 (en) * 2000-06-16 2003-01-07 International Business Machines Corporation Method and structure for forming a trench in a semiconductor substrate
US6458671B1 (en) * 2001-02-16 2002-10-01 Applied Materials Inc. Method of providing a shallow trench in a deep-trench device

Also Published As

Publication number Publication date
JP2004528730A (ja) 2004-09-16
WO2002099875A1 (en) 2002-12-12
US6855596B2 (en) 2005-02-15
KR20040000509A (ko) 2004-01-03
EP1265278A1 (en) 2002-12-11
TW536816B (en) 2003-06-11
US20040094777A1 (en) 2004-05-20
KR100596248B1 (ko) 2006-07-03

Similar Documents

Publication Publication Date Title
JP3976703B2 (ja) 半導体装置の製造方法
JP4152276B2 (ja) 低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子及びその製造方法
US6284666B1 (en) Method of reducing RIE lag for deep trench silicon etching
US6544838B2 (en) Method of deep trench formation with improved profile control and surface area
KR102531315B1 (ko) 자체 정렬된 이중 패터닝
US20030057184A1 (en) Method for pull back SiN to increase rounding effect in a shallow trench isolation process
KR20080013174A (ko) 캐패시터의 스토리지노드 분리 방법
US9209193B2 (en) Method of manufacturing device
US20120015494A1 (en) Method for fabricating bottom electrode of capacitors of dram
JP3905882B2 (ja) 分離トレンチを有するトレンチキャパシタを製造する方法
TWI278070B (en) Semiconductor device having step gates and method for fabricating the same
JP3891087B2 (ja) ポリシリコンエッチング方法
KR100322894B1 (ko) 산화 실리콘과 폴리실리콘을 동시에 에칭하기 위한 에칭 가스 조성물, 이를 이용한 에칭 방법 및 이를 이용한 반도체 메모리 소자의 제조방법
JP2008103420A (ja) 半導体装置の製造方法
JP2006191053A (ja) 半導体メモリ装置の製造方法
US10438774B2 (en) Etching method and plasma processing apparatus
US6984556B2 (en) Method of forming an isolation layer and method of manufacturing a trench capacitor
US6730609B2 (en) Etch aided by electrically shorting upper and lower sidewall portions during the formation of a semiconductor device
JP4360393B2 (ja) ポリシリコンエッチング方法
US6093601A (en) Method of fabricating crown capacitor by using oxynitride mask
KR20090016815A (ko) 울퉁불퉁한 표면의 원통형 스토리지전극을 갖는 캐패시터의제조 방법
US7037778B2 (en) Method for fabricating capacitor in semiconductor memory device
US6686234B1 (en) Semiconductor device and method for fabricating the same
CN117936454A (zh) 半导体结构的制作方法及半导体结构
KR100875674B1 (ko) 캐패시터 누설을 방지하는 반도체소자 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070112

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees