TW536816B - Method for manufacturing a trench capacitor with an isolation trench - Google Patents
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Description
536816 A7 B7 五、發明説明(1 ) 本發明係關於一種以隔離溝渠製造溝渠電容器的方法。 溝渠電容器具有一環管隔離並以矽予以填充及覆蓋。 溝渠電容器的功用在於取得大電容量,最好是以獨立式 元件或内嵌式記憶體的型式用於DRAMs (動態隨機存取記 憶體)。溝渠電容器係形成於具有單一晶體架構之半導體 基底内之深溝渠中。溝渠電容器中之一電極係具有摻雜物 之半導體基底,另一電極或記憶胞之儲存節點係配置於溝 渠内且係藉由一介電層與第一電極隔開。儲存節點與兩電 極係置於指向主塊基底之溝渠之較低部位。記憶胞進一步 包含一配置於半導體基底表面附近的存取電晶體。爲了使 所謂的主動區與溝渠電容器隔離,基底内部電容器的第一 電極係由一埋入式掺雜區限制於一垂直方向;且依水平方 向看,電容器中由多晶矽所構成的内部電極係以一垂直隔 離層予以圍繞,一所謂的環管隔離,最好是一環管氧化 碎。 在製造記憶體元件期間,首先製造溝渠電容器,接著製 造該等主動區。在已知的電容器配置中,兩深溝渠電容器 係彼此呈緊密配置。個別記憶胞之主動區係置於溝渠電容 器之雙配置之外部區上而非置於兩溝渠電容器之間。該等 溝渠電容器之間的上部部分,例如從第一溝渠之中間開 始,接著逾越矽基底上方第一溝渠電容器之環管隔離之一 側及第二溝渠電容器相對側之環管隔離到達第二溝渠電容 器的中間。此隔離使兩彼此緊密配置的溝渠電容器的上方 部分分開。環管隔離上方部位之外部部分係經過修改以得 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 536816 五、發明説明(2 到一由主動區對溝渠電容器内部電極之接觸。 上述介於溝渠電容器兩相對侧之間的隔離係藉由一淺薄 〈溝渠予以達成,該淺薄之溝渠覆蓋起自第一電容器内部 ^中間至第二電容器内部電極中間之間的區域内之兩電 谷态〈上邵末端。爲了蚀刻多晶碎與環管隔離,最好是環 管氧化物,之组合物及單晶碎,必領考慮到要予以蚀刻的 材料係出現在要蚀刻之水平表面上之隔離材料與梦材料的 t合物。㈣處理必須考慮到同時曝露至㈣氣體之梦與 離之不同特性。由於反應器内㈣氣體之不同蚀刻 選擇性,於淺薄之隔離溝渠之底部上取得—平滑且爲平之 表面疋-項挑戰’尤其是製作半導體晶圓表面圖樣之硬式 光罩-般係爲氧化物或BSG (硼,夕酸鹽玻璃)。因而難以 蝕刻環管氧化物而不侵蝕晶圓上部之硬式光罩。 在以環管隔離將淺薄之隔離溝渠蚀刻至溝渠電容器上, Z分内之傳統㈣處理程序中,切㈣步驟期間有選擇 ,以致壤錢化物㈣的比♦還少,$ 仍:存在且係突出已蚀刻之淺薄溝渠之底部。接著,必須 以:額外的處理步驟移除環管氧化物。作爲前置步骤、 式光罩一定要呈開啓。 本發明之-目的在於提供-種製造溝渠電容器的方法, 渠電容器的上部部分具有_淺薄之溝渠隔離,溝渠+ 谷益具有-環管隔離,本方法僅需少數蚀刻步驟即可得= 隔離溝渠藉以使溝渠之底部表面呈實質扁平及均勾。 此目的係以-種用於製造具有隔離溝渠之溝渠電容器的 本纸張尺度適規格(朦 •5· ^36816 A7
536816 A7 B7 五、發明説明(4 ) BSG,晶圓上部表面上沉積至硬式光罩的沉積物維護著硬 式光罩。再者,硬式光罩上部表面上之均勻蝕刻及沉積使 知光罩彳于以實質維持並且不受侵蚀所破壞。相對地,在溝 渠内部,特別是在溝渠之底部表面上,矽氧化物副產物因 溝渠底部中的氧化物量偏低而未出現,致使溝渠底部上實 質未有沉積物。在溝渠底部中,形成環管隔離之矽、多晶 矽及矽氧化物之蝕刻以實質相同之蝕刻速率進行。 用於第一步驟之蝕刻氣體,亦即以氯或溴爲基礎之氣 體,可爲氯化氫(HC1)或氣氣(CD且可藉由氦(He)或氧氣 (〇2)予以稀釋。第二蝕刻步驟期間的蝕刻氣體包含如已揭 露的Sih且可額外包含CF4 (氟化碳)。第二步骤中的蝕刻 氣體可進一步藉由氧氣(〇2)及/或氬(Ar)予以稀釋。 爲了自第一蝕刻化學物切換至第二蝕刻化學物而執行量 測,該量測經由偵測所產生之副產物對環管氧化物或環管 隔離之蝕刻作偵測。量測技術可爲光學發射光譜分析。或 者,亦可使用干涉分析。進一步選擇爲,自一蝕刻化學物 至第二蝕刻化學物的轉移可藉由時間量測予以判定。達到 環管隔離較上部分所需的最佳時間週期可事先藉由實驗予 以判定。此時間在生產運轉時係預設的且由第一至第二蝕 刻化學物之切換係在預設時間流逝時予以實施。 環官隔離係由環管氧化物所製成,最好爲矽氧化物。硬 式光罩係由BSG或氧化物所構成,最好爲矽氧化物。 淺薄之隔離溝渠係用於使兩深溝渠電容器之上部部分彼 此隔離,其中兩深溝渠電容器係彼此側靠側地緊密而置。 本纸張尺度適用中國國豕標準(CNS) Α4規格(210X297公爱) 536816 A7 B7 五、發明説明(5 ) 環管隔離之相對部分得以移除而維持環管氧化物未相對之 外部部分。自上部察看的隔離溝渠由溝渠電容的内部多 晶矽電極開始,延伸越過此電容的環管氧化物、越過半導 體基底兩電容器之間的矽、越過鄰接溝渠電容器之環管氧 化物,終至其内部電極之多晶矽内。 本發明現在將結合圖式予以詳細説明。 圖1表示一已開啓硬式光罩經由具兩鄰近溝渠電容器之 半導體晶圓之剖面圖。 圖2表示第一蝕刻步驟之後相同之剖面部分。 圖3表7F完成姓刻處理之後之剖面圖。 圖1中所繪的剖面圖表示一矽基底10,該矽基底10具有 兩幾乎已於此製造階段完成的電容器20、30。該等電容器 係深溝渠電容器,數百萬個電容器係規則地配置在一 DRAM元件上。電容器20、30係聚集在一起。電容器30係 加以詳細解釋,電容器20有一對等的架構。電容器30有一 較低部分34及一較高部分35。較低部分34係儲存電荷之 儲存節點。較低部分34包含一位於基底内的第一電極 341、一配置於溝渠壁面上的介電層342以及一填充溝渠較 低部分34之内部電極343。介電材料342係矽氮化物。溝渠 電容器30之較高部分35具有一用於使内部電極33與基底 10隔離的環管氧化物31、32。靠近電容器30的右端,記 憶胞的存取電晶體將於之後形成於其上。所説明的架構映 射另一電容器20。兩電容器20、30係緊密配置在一起且 兩電容器之間沒有主動區,但電容器20的左側及電容器30 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
k 536816 A7 B7 五、發明説明(6 ) 的右側則有主動區。爲了使兩電容器彼此隔離,一淺薄之 隔離溝渠50必須以乾蝕刻處理形成至基底及電容器20、 30内。該蝕刻處理應該同時蝕刻電容器内部電極的實體 (physician)、環管氧化物以及該等電容器之間主塊石夕之單 晶矽。 . 晶圓已用矽之磊晶層予以覆蓋。該等溝渠電容器之内部 電極23、33係以多晶矽予以填充。半導體基底10亦由矽 所構成。圖1中所繪的剖面圖表示一位於磊晶矽層上部之 硬式光罩40和一 PAD氧化物42。該硬式光罩40係由BSG (硼矽酸鹽玻璃)所構成或可爲一矽氧化物。硬式.光罩40之 圖樣已在先前之硬式光罩開啓蝕刻步驟期間予以製成。硬 式光罩層40内之開口 41提供一接下來之蝕刻處理步驟所用 到的光罩。硬式光罩開啓係以傳統方法予以執行。本發明 於磊晶矽層之表面43已釋放時在硬式光罩已開啓之後開始 進行處理。 在一第一蝕刻步驟中,其結果已示於圖2,光罩開口部 位41内之多晶矽與矽材料12已藉由乾蝕刻予以移除。蝕刻 步驟係在一乾蝕刻器具中執行,該器具係例如應用材料公 司(Applied -Materials Inc.)所提供的 DPS 箱(DPS-chamber)。反 應器内蚀刻化學物之選擇係關於矽而呈高度選擇性用以移 除硬式光罩之開口部分41内之矽層12。用於第一步驟之蚀 刻化學物係基於氯或溴。蝕刻化學物可包含HCL及Cl2或 者HBr。蝕刻化學物可用He或02、或He與02之组合物予 以稀釋。這些蝕刻玻璃爲一高選擇性矽蝕刻作準備以便輕 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536816
易地蝕刻矽12,而由氧化物或BSG所構成之硬式光罩仙得 以保持且不受到任何侵姓所破壞。 第一蝕刻步驟使用具高氧化選擇性之蝕刻化學物,故得 以蚀刻矽。第一蝕刻步驟係執行直到達到鄰接溝渠2〇、3〇 之環管氧化物22、31之上部部分,如圖2所示。此蝕刻處 理點可藉由使用干涉分析或光學發射光譜分析之量測予以 偵測。或者,示於圖2之狀態可藉由對蝕刻時間之監測予 以判斷。在先前之實驗中,可界定—足用於使蚀刻處理達 到環管隔離上部部分之預定時間。此示於圖2之蝕刻處理 狀態可在以等同於預定蝕刻時間之時間週期蝕刻晶圓之後 予以達成。 在達到環管隔離22、31之氧化物材料之後,必須改變蝕 刻化學物以使得亦含有環管隔離之矽得以予以蝕刻。藉由 達到圖2所不的狀態,箱内之蝕刻化學物係變化成亦含有 〇2之Sih基。Silver係已知以實質相等的速率蝕刻氧化物 及矽。現在開始之第二蝕刻步驟期間之蝕刻化學物可進一 步包含CF4。該蝕刻化學物可用&予以稀釋。基於之 蚀刻化學物係已知用於在蝕刻氧化物或BSG時產生副 產物。由於副產物之濃度非常高,矽氧化物副產物主要沉 積在硬式光罩上。由於矽材料於溝渠的底部52居主導地 位,故在此區不具實質二氧化矽副產物。因此,由於隔離 溝渠足底邵52上未實質沉積矽氧化物,故蝕刻處理持續更 深入地蝕刻半導體晶圓。相對地,等同之沉積及蝕刻係建 立於矽氧化物硬式光罩或BSG之區域中。所以,蝕刻處理 -10- 8 五、發明説明( 於溝渠内進行而未實質侵蝕硬式光罩。 根據本發明之處理流程使隔離溝渠僅用二段式處理即產 生貝貝爲平且均勻之底部表面52。不需要更換處理箱。僅 需將姓刻化學物由第一步驟期間之以氯或溴爲基礎之蝕刻 化學物在達到環管隔離之後於第二期間更換爲以siF4/〇2爲 基礎之化學物。根據本發明之處理流程對於高整合DRAMs 中較小之特徵尺寸尤具價値。此趨勢在於具有寬度較小且 深度較大的隔離溝渠,故而提高溝渠之深寬比。根據本發 明之處理對於特徵尺寸爲〇·14μιη(微米)或低於〇ΐ4μηι時 尤具價値。 在結束淺薄之隔離溝渠㈣之後,溝渠係以例如碎氧化 物之隔離材料予以填亦。g^ Μ TL/ 1 打丁 、无另外,仔以形成所謂含有記憶胞 存取電晶體之主動區、存取電晶體對溝渠内部多晶矽電極 之連接、以及最後爲字線與位元線。 隔離溝渠僅覆蓋兩溝渠電容器2〇、3〇相對、相鄰之環管 隔離22、31。未相對之環管氧化_、32係保持不變。 溝渠之側壁於溝渠内部電極之多晶㈣料内結束,約於溝 渠電極之中間。因此,得以使濃兩 此隔離。 使溝渠…與記憶胞兩者彼 新的處理流程因結合了 ICp(電感性輕接電幻型蚀刻箱 積’触刻步驟而減少步驟數目。與其它方法作比 較,不需用到分離步驟以移除環管隔離。依照本發明之優 點,上側多晶料料係^選擇性多 蚀刻且環管隔離及多晶, 夕係於之後以—表面保護化學物予 _____ __ - 11 - 本纸張尺度適用中國國家標準(CNS) A4 536816 A7 B7 五、發明説明(9 ), 以蝕刻,該表面保護化學物等同於硬式光罩上的侵蝕/沉 積而非隔離溝渠内僅用於蚀刻之動作。第二蝕刻步驟期間 之沉積動作於上部居主導地位,而溝渠之底部則予以顯著 蚀刻。 第一和第二蝕刻步驟期間蝕刻箱,例如由應用材料公司 所供應的DPS蝕刻箱,中的處理參數係標示於底下之圖表 中。該等參數包含執行施加至晶圓主幹之偏功率之較低電 感性構件之功率及蚀’刻箱之較上方電感性線圈。該等參數 進一步包含用於將蝕刻氣體引入箱内以seem (標準體積流 量)爲單位之流動速率之大約數値。 來源功率 偏功率 壓力 α2 HC1 He/02 cf4 〇2 SiF4 Ar 瓦特 瓦特 mTorr seem seem seem seem seem seem seem 第一步驟 550 350 4 30 120 15 - - - - 第二步驟 2,500 200 6 - - - 61 45 45 150 上述數目可在正負10%的範圍内變動並應用於每一個具 晶圓尺寸爲300釐米之反應箱之器具。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536816 A7 B7 五、發明説明(10 ) 圖式元件符號説明 10 ^夕基底 12 矽層 20 > 30 溝渠電容器 21、22 - 3卜 32 環管氧化物 33 内部電極 34 溝渠電容器之較低部分 35 溝渠電容器之較高部分 341 第一電極 342 介電質 343 内部電極 40 硬式光罩 41 硬式光罩開口 42 腳墊氮化物 43 石夕層表面 50 隔離溝渠 51、52 隔離溝渠之底部 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐)
Claims (1)
- 536816 A8 B8 C8 D8 第0911066^¾專利申請案 t範圍替換本(92年3月) -—*1 .....— 申清專利粑圍 1. 種氣k 一具有一隔離溝渠(50)之溝渠電容器之方法, 其包含步驟為: 一於一 +導體基底(10)内配置一溝渠電容器(20、 30) ’該溝渠電容器包含: 車又低部分(34),其具有一第一外部電極(341)和— 第一内部電極(343)以及一配置於該第一與第二電極之 間的介電質(342); 、軚同部分〇5),其具有一位於溝渠側壁上之環管隔 離(31、32),藉以使一矽層⑽覆蓋位於環管隔離 (31、32)之上部之上的溝渠電容器以及使一硬式光 (40)覆蓋矽層(丨2); 該方法進一步包含步驟為: —開啟硬式光罩(40)以到達矽層(12)的表面; —於一第一步驟中,只要到達環管隔離(22、31)即執 行具有一内含氣或溴之蝕刻氣體之乾蝕刻; :於-第二步驟中’接著執行具有一内切氟化物和 氧氣之蝕刻氣體之乾蝕刻。 2. 如申請專利範圍第1之方法,其中該第—步驟 氣體包含氣態氣化氫以及氣態氦與氧氣至少其中2 3.如申請專利範圍第Η之方法,其中該第—步驟期門' 蝕刻氣體包含氣態溴化氫以及氣態氮與氧氣至少其: 之一。 ’、甲 4. 5. 如申請專利範圍第1、2或3 ,之方法, 驟期間之触刻氣體進一步包含氣罐氮。 如申請專利範圍第4項之方法,其中該第 其中該第二步 二步驟期間之 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 53科!,令·28 I + fk A8 U继ii— I 六、申請專利ϋΐ ' 〜 〜一- 蝕刻氣體進一步包含氣態CF4。 6.如申請專利範圍第1、2或3項之方法,其中當於第一 步,期間偵測到一產生自氧化物隔離之副產:時弟結 束第一姓刻步驟並開始第二蝕刻步驟。 7·如申請專利範圍第1、2或3項之方法,其中當一作號 得自使用干涉分析或光譜分析之量測時,結束第i 姓刻步驟並開始第二蝕刻步驟。 8·如申請專利範圍第丨、2或3項之方法,其中於一預定 時間週期執行第一步驟之後開始第二蝕刻步騾。 9·如申請專利範圍第丨、2或3項之方法,其中該硬式光 罩(40)包含硼矽酸鹽玻璃。 10.如申請專利範圍第i、2或3項之方法,其中該硬式光 罩(40)包含碎氧化物。 11_如中請專利範圍第i、2或3項之方法,其中該環管隔 離(22、31)包含矽氧化物。 12_如申請專利範圍第1、2或3項之方法,其中該半導體 基底(10)包含至少兩緊鄰配置具有—環管隔離(21、 22、31、32)之溝渠電容器(20、30),且其中該硬式 光罩(40)係相應於至少兩溝渠電容器()而置, 致使彼此面對之環管隔離之部分(22、3 1 )係於第二姓 刻步驟期間予以蝕刻且其中未彼此面對之環管隔離之 部分(21、32 )係於第二蝕刻步騾期間維持不變。 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP01113838A EP1265278A1 (en) | 2001-06-06 | 2001-06-06 | Method for manufacturing a trench capacitor with an isolation trench |
Publications (1)
Publication Number | Publication Date |
---|---|
TW536816B true TW536816B (en) | 2003-06-11 |
Family
ID=8177656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091106640A TW536816B (en) | 2001-06-06 | 2002-04-02 | Method for manufacturing a trench capacitor with an isolation trench |
Country Status (6)
Country | Link |
---|---|
US (1) | US6855596B2 (zh) |
EP (1) | EP1265278A1 (zh) |
JP (1) | JP3905882B2 (zh) |
KR (1) | KR100596248B1 (zh) |
TW (1) | TW536816B (zh) |
WO (1) | WO2002099875A1 (zh) |
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- 2001-06-06 EP EP01113838A patent/EP1265278A1/en not_active Withdrawn
-
2002
- 2002-04-02 TW TW091106640A patent/TW536816B/zh not_active IP Right Cessation
- 2002-06-03 KR KR1020037015927A patent/KR100596248B1/ko not_active IP Right Cessation
- 2002-06-03 JP JP2003502883A patent/JP3905882B2/ja not_active Expired - Fee Related
- 2002-06-03 WO PCT/EP2002/006090 patent/WO2002099875A1/en active Application Filing
-
2003
- 2003-11-17 US US10/715,019 patent/US6855596B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7301207B2 (en) | 2004-06-21 | 2007-11-27 | Hynix Semiconductor Inc. | Semiconductor device capable of threshold voltage adjustment by applying an external voltage |
US7344954B2 (en) | 2006-01-03 | 2008-03-18 | United Microelectonics Corp. | Method of manufacturing a capacitor deep trench and of etching a deep trench opening |
US8377829B2 (en) | 2006-01-03 | 2013-02-19 | United Microelectronics Corp. | Method of manufacturing a capacitor deep trench and of etching a deep trench opening |
Also Published As
Publication number | Publication date |
---|---|
EP1265278A1 (en) | 2002-12-11 |
JP3905882B2 (ja) | 2007-04-18 |
US20040094777A1 (en) | 2004-05-20 |
US6855596B2 (en) | 2005-02-15 |
WO2002099875A1 (en) | 2002-12-12 |
JP2004528730A (ja) | 2004-09-16 |
KR100596248B1 (ko) | 2006-07-03 |
KR20040000509A (ko) | 2004-01-03 |
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