KR20060076340A - 스토리지 커패시터의 제조방법 - Google Patents

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KR20060076340A
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김경석
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박재영
이고은
이욱열
이현덕
형용우
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삼성전자주식회사
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Abstract

본 발명은 생산성 및 생산 수율을 증대 또는 극대화 할 수 있는 스토리지 커패시터의 제조방법에 관한 것으로, 그의 제조방법은, 반도체 기판 상에 형성된 주형 산화막을 제거하여 상기 반도체 기판의 도전층에 전기적으로 연결되는 콘택 플러그를 선택적으로 노출하는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄막 및 티타늄 질화막을 적층하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하고, 상기 희생 산화막 및 주형 산화막을 제거하는 단계; 상기 스토리지 전극 상에 티타늄 산질화막 또는 티타늄 산화막을 오존 플러싱공정으로 형성하고, 상기 티타늄 산질화막 또는 티타늄 산화막 상에 소정 두께의 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함함에 의해 종래의 급속 열처리 공정에 의한 상기 티타늄막 및 티타늄 질화막의 산화 공정 시 발생되는 스토리지 전극의 기울어짐 현상을 방지할 수 있기 때문에 생산 수율을 향상시킬 수 있다.
티타늄막, 티타늄 질화막, 티타늄 산질화막, 스토리지(storage) 전극

Description

스토리지 커패시터의 제조방법{Method for manufacturing storage capacitor}
도 1a 내지 도 1i는 본 발명에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도.
도 2는 도 1h의 티타늄 산화막 또는 티타늄 산질화막을 이용한 커패시턴스를 종래와 비교한 그래프.
도 3은 도 1h의 티타늄 산화막 또는 티타늄 산질화막을 이용한 커패시터에서의 누설 전류를 종래와 비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 111 : 도전층
112 : 제 1 층간 절연막 113 : 콘택홀
114 : 콘택 플러그 115 : 식각 정지막
116 : 주형 산화막 117 : 하드 마스크막
118 : 트렌치 119 : 스토리지 전극
120 : 유전막 121 : 플레이트 전극
123 : 티타늄막, 티타늄 실리사이드층 124 : 티타늄 질화막
125 : 티타늄 산질화막 126 : 희생 산화막
본 발명은 반도체 소자에 관한 것으로, 상세하게는 반도체 메모리 소자로 사용되는 스토리지 커패시터의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터(storage capacitor)의 커패시턴스(capacitance)를 감소시킨다.
스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안된다.
한편, 스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 제안되었다.
예컨대, 스토리지 커패시터는 유효면적 확대를 위해 초기의 평면 커패시터 구조에서 벗으난 3차원 입체 구조의 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 또는 핀(fin)형 커패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
또한, 높은 유전상수를 가지는 물질로서, 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2)과 같은 유전물질을 스토리지 커패시터의 유전막으로 사용하고자 할 경우, 유전 상수가 증가함에 따라 상기 스토리지 커패시터의 전극으로 사용되는 다결정 실리콘과의 계면특성이 떨어질 수 있다. 그리고, 상기 유전막의 두께가 감소할 경우 터널링의 발생으로 누설전류가 증가하는 문제가 있다. 이러한 누설전류의 억제를 위해서 다결정 실리콘 전극과 유전막 사이에 실리콘 산질화막(SiON)과 같은 유전상수가 낮은 막을 추가하는 방안이 있으나, 이는 결과적으로 전체 커패시턴스의 저하를 가져온다. 따라서, 다결정 실리콘 전극 대신에 일함수(work function)가 높은 티타늄 질화막(TiN)이나 백금(Pt) 등의 금속을 전극으로 사용하는 커패시터가 제안되었다.
예컨대, 커패시터 유전체막으로 산화 알루미늄(Al2O3) 또는 산화 하프늄(HfO2)을 사용하는 커패시터에 있어서, 스토리지 전극(예를 들어, 하부 전극)으로 폴리실리콘(poly-Si)막을 사용하고, 플레이트 전극(예를 들어, 상부 전극)으로는 금속막을 사용하는 MIS(Metal Insulator Silicon) 구조를 종래에 사용하였으나, 최근 상기 스토리지 전극과 플레이트 전극을 모두 금속막으로 사용하는 MIM(Metal Insulator Metal)구조에 대한 연구 개발이 활발히 진행되고 있다.
한편, 종래 기술에 따른 스토리지 커패시터의 제조방법은, 티타늄막 또는 티타늄 질화막과 같은 상기 금속막을 스토리지 전극으로 사용하여 상기 커패시터를 형성할 경우, 상기 커패시터의 커패시턴스를 높이기 위해 상기 스토리지 전극의 형성 이후 급속 열처리(Rapid Thermal Oxidation;RTO) 방법을 통해 상기 티타늄막 또는 티타늄 질화막으로 이루어진 스토리지 전극을 산화시켜 티타늄 산화막 또는 티타늄 산질화막을 형성한다.
이때, 상기 급속 열처리 방법은 상기 티타늄 또는 티타늄 질화막으로 이루어진 상기 스토리지 전극이 형성된 반도체 기판을 순간적으로 약 1000℃정도의 고온까지 가열하는 급속 열처리장치에서 수행된다.
또한, 티타늄 산화막 또는 티타늄 산화막이 형성된 반도체 기판의 전면에 유전율이 높은 상기 알루미늄 산화막 또는 하프늄 산화막과 같은 금속 산화물을 오존 플러싱(O3 flushing) 또는 화학기상증착방법으로 증착하여 소정 두께의 유전막을 형성하고, 상기 유전막 상에 상기 티타늄 또는 티타늄 질화막과 같은 금속막을 형성하여 커패시터의 제조 공정을 완료할 수 있다.
하지만, 종래 기술에 따른 스토리지 커패시터의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 종래 기술의 스토리지 커패시터의 제조방법은, 커패시턴스를 증가시키기 위해 스토리지 전극의 산화 공정이 상기 스토리지 전극의 형성단계와 상기 유전막의 형성단계와 무관한 급속 열처리장치와 같은 부가적인 반도체 제조설비를 통해 이루짐으로서 제조설비의 효율이 떨어지고, 복수개의 제조설비간에 반도체 기판의 이동으로 인한 제조시간이 길어지기 때문에 생산성이 떨어지는 단점이 있었다.
둘째, 종래 기술의 스토리지 커패시터의 제조방법은 티타늄막 또는 티타늄 질화막으로 이루어지는 스토리지 전극을 급속 열처리 방법으로 산화시켜 티타늄 산화막 또는 티타늄 산질화막을 형성할 경우, 상기 스토리지 전극 하부의 티타늄막 또는 티타늄막이 국부적으로 산화되고, 이로 인한 스트레스에 의해 스토리지 전극의 기울어짐(leaning) 현상이 다소 발생하여 스토리지 커패시터의 불량을 야기시킬 수 있기 때문에 생산 수율이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 티타늄막 또는 티타늄 질화막의 산화 공정을 유전막과 동일 또는 유사한 반도체 제조설비에서 동일 또는 유사한 방법으로 수행토록 함에 의해 반도체 제조설비의 효율을 높이고, 복수개의 제조설비간에 반도체 기판의 이동시간을 단축시켜 생산성을 증대 또는 극대화할 수 있는 스토리지 커패시터의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 티타늄막 또는 티타늄 질화막을 균일하게 산화시켜 국부적으로 발생되는 스트레스에 기인하는 스토리지 전극의 기울어짐 현상을 방지하고 스토리지 커패시터의 불량을 방지하여 생산 수율을 증대 또는 극대화할 수 있는 스토리지 커패시터의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따라, 스토리지 커패시터의 제 조방법은, 반도체 기판 상에 형성된 주형 산화막을 제거하여 상기 반도체 기판의 도전층에 전기적으로 연결되는 콘택 플러그를 선택적으로 노출하는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄막 및 티타늄 질화막을 적층하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하고, 상기 희생 산화막 및 주형 산화막을 제거하는 단계; 상기 스토리지 전극 상에 티타늄 산질화막 또는 티타늄 산화막을 오존 플러싱공정으로 형성하고, 상기 티타늄 산질화막 또는 티타늄 산화막 상에 소정 두께의 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함함을 특징으로 한다.
여기서, 상기 티타늄 산질화막은 상기 유전막이 형성될 화학기상증착 챔버에서의 인시튜 산화방법으로 형성함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이 나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 막은 층으로 표현 될 수 있으며, 어떤 층이 다른 층 또는 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 1a 내지 도 1i는 본 발명에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도이고, 도 2는 도 1h의 티타늄 산화막 또는 티타늄 산질화막을 이용한 커패시턴스를 종래와 비교한 그래프이고, 도 3은 도 1h의 티타늄 산화막 또는 티타늄 산질화막을 이용한 커패시터에서의 누설 전류를 종래와 비교한 그래프이다. 하기에 설명하는 반도체 소자는 DRAM 장치의 셀을 예로 들어 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 또는 상기 반도체 기판(100)에 형성된 트랜지스터와 같은 도전층(111) 상에 제 1 층간 절연막(112)을 형성하고, 상기 반도체 기판(100) 또는 상기 도전층(111)이 노출되도록 상기 제 1 층간 절연막(112)을 제거하여 콘택홀(contact hole, 113)을 형성한다. 여기서, 상기 제 1 층간 절연막(112)은 실리콘 산화막을 사용하여 화학기상증착(chemical vapor deposition)방법으로 형성된다. 예컨대, 상기 제 1 층간 절연막(112)은 적어도 하나이상의 상기 실리콘 산화막이 적층된 구조로 3000Å 내지 약 9000Å정도의 두께를 갖도록 형성된다. 또한, 상기 콘택홀(113)은 상기 제 1 층간 절연막(112) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝한 후, 상기 포토레지스트를 식각마스크로 사용하여 상기 제 1 층간 절연막(112)을 건식 식각함으로서 형성될 수 있다.
도 1b에 도시된 바와 같이, 상기 콘택홀(113)이 형성된 반도체 기판(100)의 전면에 화학기상증착방법으로 도전성 불순물을 포함하는 폴리 실리콘을 형성하고, 화학적 기계적 연마 방법으로 상기 제 1 층간 절연막(112)이 노출되도록 상기 폴리 실리콘을 제거하여 상기 콘택홀(113)의 내부에 콘택 플러그(114)를 형성한다. 도시하지 않았지만, 상기 콘택 플러그(114)와 동일 또는 유사한 층에 형성되는 각종 라인(예를 들어 비트 라인(bit line)의 상호 커플링 현상을 방지하기 위해 상기 콘택 플러그(114) 형성 이전에 상기 콘택홀의 측벽에 실리콘 질화막을 이용하여 스페이서를 형성하는 공정이 포함될 수도 있다.
도 1c에 도시된 바와 같이, 상기 콘택 플러그(114) 및 상기 제 1 층간 절연막(112) 상에 실리콘 질화막을 사용하여 식각 정지막(115)을 형성하고, 상기 식각 정지막(115) 상에 실리콘 산화막을 사용하여 주형 산화막(116)을 형성하고, 상기 주형 산화막(116) 상에 실리콘 질화막을 사용하여 하드 마스크막(117)을 화학기상증착방법으로 순차적으로 형성한다. 예컨대, 상기 식각 정지막(115) 및 상기 하드 마스크막(117)은 각각 약 200Å 내지 약 1000Å정도의 두께를 갖도록 형성되고, 상기 주형 산화막(116)은 약 15000Å 내지 약 20000Å정도의 두께를 갖도록 형성된다. 바람직하게는 상기 주형 산화막(116)이 약 18000Å정도의 두께를 갖도록 형성된다.
도 1d에 도시된 바와 같이, 포토 공정을 이용하여 상기 하드 마스크막(117) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스터 패턴을 식각마스크로 사용 하여 상기 하드 마스크막(117)을 제거하고, 상기 포토레지스트 패턴을 제거한다. 또한, 상기 하드 마스크막(117)을 식각 마스크로 사용하여 상기 콘택홀(113) 내부의 콘택 플러그(114)가 노출되도록 상기 주형 산화막(116) 및 식각 정지막(116)의 일부를 순차적으로 식각하여 상기 콘택 플러그(114)가 노출되는 트렌치(118)를 형성한다. 여기서, 상기 트렌치(118)의 형성 시 상기 주형 산화막(116) 또는 상기 식각 정지막(115)의 식각과 함께 상기 하드 마스크막(117) 또한 제거될 수도 있다.
도 1e에 도시된 바와 같이, 상기 트렌치(118)를 포함하는 상기 반도체 기판(100)의 전면에 소정 두께를 갖는 티타늄막(123) 및 티타늄 질화막(124)을 적층하여 스토리지 전극(119)을 형성한다. 여기서, 상기 티타늄막(123)은 염화 티타늄(TiCl4) 가스 및 수소(H2)를 소스 가스로 사용하는 화학기상증착방법 또는 플라즈마 강화 화학기상증착방법으로 형성될 수 있다. 예컨대, 상기 티타늄막(123)은 약 100Å 내지 150Å정도의 두께를 갖도록 형성된다. 또한, 상기 화학기상증착방법을 사용하여 상기 티타늄막(123)이 형성될 경우, 상기 실리콘 재질의 콘택 플러그(114)와 티타늄막(123)의 계면에서 티타늄 실리사이드층(123)을 형성하기 위해 고온의 열 공정이 요구됨으로 상기 콘택 플러그(114) 하부의 소자의 손상을 가져올 수 있기 때문에 저온 공정이 가능한 플라즈마 강화 화학기상증착방법으로 티타늄막(123)이 형성됨이 바람직하다. 이때, 상기 플라즈마 강화 화학기상증착방법은 상기 티타늄막(123)과 상기 콘택 플러그(114)의 계면에서 상기 티타늄막(123)과 상기 콘택 플러그(114)의 실리콘이 반응할 수 있는 에너지를 제공하여 티타늄 실리사이드층(123)을 형성할 수 있도록 할 수 있다.
상기 티타늄 질화막(124)은 염화 티타늄(TiCl4) 가스 및 암모니아(NH3) 가스를 소스 가스로 사용하는 화학기상증착방법으로 형성될 수 있다. 또한, 상기 티타늄 질화막은 원자층증착방법 또는 플라즈마 화학기상증착방법으로 형성될 수도 있다. 예컨대, 상기 티타늄 질화막(124)은 약 100Å 내지 500Å정도의 두께를 갖도록 형성된다. 상기 티타늄 질화막(124)은 약 150Å정도의 두께를 갖도록 형성된다. 이때, 화학기상증착방법 또는 플라즈마 강화 화학기상증착방법으로 형성되는 막질은 스텝 커버리지가 우수하기 때문에 상기 트렌치(118)의 측벽 및 바닥에 형성되는 상기 티타늄 질화막(124)과 상기 티타늄막(123)은 균일한 두께를 갖도록 형성될 수 있다.
도 1f에 도시된 바와 같이, 상기 티타늄 산질화막(125) 및 티타늄 질화막(124)이 형성된 트렌치(118)가 매몰되도록 상기 반도체 기판(100) 상에 희생 산화막(126)을 형성하고, 상기 주형 산화막(116)이 노출되도록 상기 희생 산화막(126), 티타늄 질화막(124) 및 티타늄막(123)을 화학적 기계적 연마 또는 에치백(etch back)하여 상기 스토리지 전극(119)의 노드를 분리한다.
도 1g에 도시된 바와 같이, 상기 희생 산화막(126) 및 주형 산화막(116)을 제거하여 원기둥 모양의 스토리지 전극(119)을 노출시킨다. 여기서, 상기 희생 산화막(126) 및 주형 산화막(116)은 완충 용액(예를 들어, 불산(HF) : 불화 암모늄(NH4F)이 약 1 : 5 내지 1 : 10정도의 비로 혼합된 랄(LAL) 용액이라 칭함)에 의해 제고될 수 있다. 이때, 상기 완충 용액은 강산으로 상기 티타늄막(123)과 같은 순수 금속막을 제거할 수도 있다.
도 1h에 도시된 바와 같이, 스토리지 전극(119)이 노출된 상기 반도체 기판(100)을 오존 플러싱(flushing)방법으로 상기 티타늄막(123) 및 티타늄 질화막(124) 상에 티타늄 산화막 또는 티타늄 산질화막(125)을 소정 두께를 갖도록 형성한다. 여기서, 상기 티타늄 산화막 또는 티타늄 산질화막(125)은 후속의 알루미늄 산화막 또는 하프늄 산화막과 같은 유전막(도 1i의 120)이 형성될 화학기상증착장치의 챔버에서 상기 유전막(120)과 함께 인시튜(in-situ)로 형성된다. 예컨대, 상기 티타늄 산화막 또는 티타늄 산질화막(125)은 약 100℃ 내지 약 500℃의 온도를 갖는 상기 챔버에 약 50g/cm3 내지 약 500g/cm3정도의 농도를 갖는 오존을 약 0.5sccm 내지 약 50sccm정도의 유량으로 약 5분 내지 약 10분 동안 공급하여 상기 티타늄막 또는 상기 티타늄 질화막을 잠식하면서 약 20Å 내지 약 40Å정도의 두께를 갖도록 형성될 수 있다.
한편, 도 2 내지 도 3에 도시된 바와 같이, 본 발명에 따른 오존 플러싱 방법으로 형성된 티타늄 산화막 또는 티타늄 산질화막(125)을 이용한 커패시터의 커패시턴스는 종래의 급속 열처리 방법으로 형성된 커패시터에 비해 우수하게 나타나고, 누설 전류는 다소 떨어지지만, 메모리 소자의 임계값인 1×10-15A미만으로 우수한 성능을 갖는다. 여기서, 도 2 및 도 3에서 가로축은 종래의 급속 열처리 방법과, 본 발명에 따른 오존 플러싱 방법을 5분, 10분으로 나누어 수행한 결과를 나타내고, 세로축은 각각 커패시터의 커패시턴스(fF)와, 누설전류의 세기(A)를 나타낸다. 또한, 상기 커패시턴스의 측정은 상기 스토리지 전극(119)에 약 -0.9V정도의 를 인가하여 상기 반도체 기판(100)의 플렛존(flat zone)에 인접한 영역을 바닥(bottom), 상기 반도체 기판(100)의 중심 영역을 중앙(center), 및 상기 플렛존에 대응되는 반도체 기판(100)의 가장자리 영역을 상단(top)으로 나누어 이루어지고, 상기 누설 전류의 측정 또한, 각각 바닥(bottom), 중앙(center) 및 상단(top)으로 나누어 이루어지는 곳에서 상기 스토리지 전극(119)에 약 1.2V를 인가하여 이루어졌다.
또한, 티타늄막 및 티타늄 질화막으로 이루어진 스토리지 전극(119)을 본 발명에 따른 오존 플러싱 방법으로 티타늄 산화막 또는 티타늄 산질화막(125)을 형성할 경우, 상기 반도체 기판(100)에서 노출된 상기 티타늄막 및 티타늄 질화막으로 이루어진 상기 스토리지 전극(119)의 전면에서 고르게 산화가 일어나 상기 스토리지 전극(119)의 기울어짐(leaning) 현상이 거의 나타나지 않으나, 종래의 급속 열처리 방법으로 상기 티타늄막 및 티타늄 질화막의 산화가 불규칙하거나, 상기 콘택 플러그와 접하는 부분이 국부적으로 급속하게 산화가 진행되어 스트레스로 인한 상기 스토리지 전극(119)의 기울어짐 현상이 다소 나타남을 알 수 있다.
따라서, 본 발명에 따른 스토리지 커패시터의 제조방법은, 반도체 기판(100)으로부터 노출되는 티타늄막 또는 티타늄 질화막을 오존 플러싱 방법으로 균일하게 산화시켜 종래의 급속 열처리 공정에서 국부적으로 발생되는 스트레스에 기인하는 스토리지 전극(119)의 기울어짐 현상을 방지하고 스토리지 커패시터의 불량을 방지하여 생산 수율을 증대 또는 극대화할 수 있다.
도 1i에 도시된 바와 같이, 상기 티타늄 산화막 또는 티타늄 산질화막(125) 이 형성된 반도체 기판(100) 상에 상기 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2) 중 적어도 하나 이상을 포함하는 유전막(120)을 형성한다. 여기서, 상기 유전막(120)은 상기 티타늄 산화막 또는 상기 티타늄 산질화막(125)이 형성된 동일 챔버에서 인시튜(in-situ)로 형성될 수 있다. 예컨대, 상기 유전막(120)은 오존 플러싱이 가능한 화학기상증착장치의 챔버로서 종종 화학기상증착(Chemical Vapor Deposition ; CVD)방법 또는 금속유기 화학가상증착(Metal Organic Chemical Vapor Deposition ; MOCVD)방법으로 형성될 수 있다.
따라서, 본 발명에 따른 스토리지 커패시터의 제조방법은, 티타늄막 또는 티타늄 질화막의 산화 공정을 유전막(120)과 동일 또는 유사한 화학기상증착장치의 챔버에서 오존 플러싱 방법으로 형성하여 반도체 제조설비의 효율을 높이고, 복수개의 제조설비간에 반도체 기판(100)의 이동시간을 단축시킬 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
이후, 상기 유전막(120)이 형성된 반도체 기판(100)의 전면에 상기 티타늄 질화막과 같은 금속층으로 플레이트 전극(121)을 형성하여 스토리지 커패시터의 형성공정을 완료한다. 또한, 상기 티타늄 질화막 상에 텅스텐 또는 텅스텐 실리사이드와 같은 금속막 또는 도전성 물질을 포함하는 폴리 실리콘막을 더 형성할 수도 있다.
도시하지는 않았지만, 상기 플레이트 전극(121)이 형성된 반도체 기판(100)의 전면에서 상기 플레이트 전극이 실리콘 산화막 또는 실리콘 질화막을 사용하여 제 2 층간 절연막(도시하지 않음)을 형성한다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 티타늄막 또는 티타늄 질화막의 산화 공정을 유전막과 동일 또는 유사한 화학기상증착장치의 챔버에서 오존 플러싱 방법으로 형성하여 반도체 제조설비의 효율을 높이고, 복수개의 제조설비간에 반도체 기판의 이동시간을 단축시킬 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
또한, 반도체 기판으로부터 노출되는 티타늄막 또는 티타늄 질화막을 오존 플러싱방법으로 균일하게 산화시켜 종래의 급속 열처리 공정에서 국부적으로 발생되는 스트레스에 기인하는 스토리지 전극의 기울어짐 현상을 방지하고 스토리지 커패시터의 불량을 방지하여 생산 수율을 증대 또는 극대화할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 형성된 주형 산화막을 제거하여 상기 반도체 기판의 도전층에 전기적으로 연결되는 콘택 플러그를 선택적으로 노출하는 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄막 및 티타늄 질화막을 적층하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계;
    상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하고, 상기 희생 산화막 및 주형 산화막을 제거하는 단계;
    상기 스토리지 전극 상에 티타늄 산질화막 또는 티타늄 산화막을 오존 플러싱공정으로 형성하고, 상기 티타늄 산질화막 또는 티타늄 산화막 상에 소정 두께의 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함함을 특징으로 하는 스토리지 커패시터의 제조방법.
  2. 제 1 항에 있어서,
    상기 티타늄 산질화막은 상기 유전막이 형성될 화학기상증착 챔버에서의 인 시튜 산화방법으로 형성함을 특징으로 스토리지 커패시터의 제조방법.
  3. 제 1 항에 있어서,
    상기 티타늄 산질화막은 약 50g/cm3 내지 약 500g/cm3정도의 농도를 갖는 오존을 약 0.5sccm 내지 약 50sccm정도의 유량으로 상기 챔버에 공급하여 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  4. 제 1 항에 있어서,
    상기 티타늄 산질화막은 약 100℃ 내지 약 500℃의 온도에서 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
  5. 제 1 항에 있어서,
    상기 티타늄 산질화막은 상기 티타늄 질화막상부에 약 20Å 내지 40Å정도의 두께를 갖도록 형성함을 특징으로 하는 스토리지 커패시터의 제조방법.
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