CN110137080A - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN110137080A
CN110137080A CN201910427641.8A CN201910427641A CN110137080A CN 110137080 A CN110137080 A CN 110137080A CN 201910427641 A CN201910427641 A CN 201910427641A CN 110137080 A CN110137080 A CN 110137080A
Authority
CN
China
Prior art keywords
etching
etching gas
gas
substrate
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910427641.8A
Other languages
English (en)
Inventor
孟洁云
郑标
曹礼敏
黄晨
曾最新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201910427641.8A priority Critical patent/CN110137080A/zh
Publication of CN110137080A publication Critical patent/CN110137080A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。所述半导体器件的形成方法包括如下步骤：提供一衬底；采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀，于所述衬底内形成刻蚀结构，在进行刻蚀时，所述第一刻蚀气体与所述衬底反应所产生的固态副产物少于所述第二刻蚀气体与所述衬底反应所产生的固态副产物。本发明改善了刻蚀不足现象，提高了半导体器件的良率和生产效率。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
在3D NAND存储器等半导体器件的形成工艺中，经常需要通过刻蚀形成具有较高深宽比的通孔，例如沟道孔。但是，由于现有刻蚀工艺的限制，形成的通孔形貌较差，且在通孔中具有较多的副产物残留，严重影响了半导体器件的良率。
因此，如何对半导体刻蚀工艺进行改进，提高半导体器件的良率，是目前亟待解决的技术问题。
发明内容
本发明提供一种半导体器件的形成方法，用于解决现有刻蚀工艺易造成刻蚀不足的问题，以改善刻蚀结构的形貌，提高半导体器件的良率。
为了解决上述问题，本发明提供了一种半导体器件的形成方法，包括如下步骤：
提供一衬底；
采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀，于所述衬底内形成刻蚀结构，在进行刻蚀时，所述第一刻蚀气体与所述衬底反应所产生的固态副产物少于所述第二刻蚀气体与所述衬底反应所产生的固态副产物。
优选的，采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀的具体步骤包括：
进行至少一次循环步骤，所述循环步骤包括：
采用第一刻蚀气体对所述衬底进行刻蚀，形成第一子刻蚀结构；
采用第二刻蚀气体对所述第一子刻蚀结构的底部进行刻蚀，形成第二子刻蚀结构，并以所述第二子刻蚀结构的底部作为下一次循环步骤的衬底。
优选的，采用第一刻蚀气体和第二刻蚀气体对所述衬底进行刻蚀的具体步骤包括：
采用由所述第一刻蚀气体与所述第二刻蚀气体按预设比例混合形成的混合气体对所述衬底进行刻蚀。
优选的，所述混合气体中所述第一刻蚀气体与所述第二刻蚀气体的摩尔比大于1。
优选的，所述第一刻蚀气体中碳元素的摩尔比例小于所述第二刻蚀气体中碳元素的摩尔比例。
优选的，所述第一刻蚀气体为含氟气体，所述第二刻蚀气体为碳氟基气体。
优选的，所述第一刻蚀气体与所述第二刻蚀气体均为碳氟基气体。
优选的，所述第一刻蚀气体中碳氟元素的摩尔比小于所述第二刻蚀气体中碳氟元素的摩尔比。
优选的，所述第一刻蚀气体为CF4，所述第二刻蚀气体为C4F8。
优选的，所述衬底置于反应腔室内；所述半导体器件的形成方法还包括如下步骤：
在进行刻蚀时，降低所述反应腔室内的压力至预设值。
本发明提供的半导体器件的形成方法，通过采用两种刻蚀气体分别对衬底进行刻蚀，来形成刻蚀结构，且控制两种刻蚀气体与衬底反应所产生的固态副产物的量不同，使得在刻蚀过程中既能产生一定量的固态副产物对刻蚀结构的侧壁进行保护，又能避免固态副产物过多而难以从刻蚀结构中排出的问题，实现了对刻蚀结构形貌的改善，确保了刻蚀工艺的顺利进行，提高了半导体器件的良率和生产效率。
附图说明
附图1是本发明具体实施方式中半导体器件的形成方法流程图；
附图2是本发明具体实施方式中在刻蚀过程中半导体器件的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体器件的形成方法的具体实施方式做详细说明。
在3D NAND存储器等三维存储器件中，由于沟道孔、栅极层、阵列共源极等结构的图案和深度不同，经常需要在介质层中形成具有较高深宽比的通孔进行连线。然而，由于此类用于连线的通孔的深宽比比较高，需要刻蚀的介质层较厚，因而给刻蚀工艺造成了很大的困难。
现有技术在采用干法刻蚀工艺刻蚀形成具有较高深宽比的沟道孔或者沟槽时，刻蚀气体与介质层反应所产生的固态副产物较多且不容易及时排出，从而滞留在刻蚀结构的底部。随着刻蚀工艺的进行，滞留的固态副产物逐渐堆积，形成了体积较大的阻塞块(block)，进而会阻碍等离子体状态的刻蚀气体对介质层的进一步刻蚀，最终导致刻蚀不足(under etch)，形成的刻蚀结构整体形貌较差。最终，会引起3D NAND存储器等半导体器件中形成的连线电接触不良，对半导体器件的产品良率造成极大的影响。
为了避免因固态副产物堆积造成的刻蚀不足，从而改善刻蚀结构的形貌，提高半导体器件的产品良率，本具体实施方式提供了一种半导体器件的形成方法，附图1是本发明具体实施方式中半导体器件的形成方法流程图，附图2是本发明具体实施方式中在刻蚀过程中半导体器件的结构示意图。本具体实施方式中的半导体器件可以为任意需要形成沟道孔或者沟槽等刻蚀结构的半导体器件，例如3D NAND存储器。如图1、图2所示，本具体实施方式提供的半导体器件的形成方法，包括如下步骤：
步骤S11，提供一衬底21；
步骤S12，采用第一刻蚀气体和第二刻蚀气体分别对所述衬底21进行刻蚀，于所述衬底21内形成刻蚀结构22，在进行刻蚀时，所述第一刻蚀气体与所述衬底21反应所产生的固态副产物少于的所述第二刻蚀气体与所述衬底21反应所产生的固态副产物。
具体来说，所述衬底21可以是由单晶硅、锗、氮化硅或者氧化硅等材料构成的单一衬底；也可以是由氮化硅和氧化硅交替堆叠构成的多层结构衬底，例如3D NAND存储器中由层间绝缘层和牺牲层构成的堆叠层。
在刻蚀过程中，首先，于所述衬底21的表面形成掩模层，并采用光刻工艺于所述掩模层中定义暴露所述衬底21的刻蚀区域；然后，传输所述第一刻蚀气体和所述第二刻蚀气体至所述刻蚀区域，分别对暴露于所述刻蚀区域的所述衬底21进行刻蚀，于所述衬底21内部形成所述刻蚀结构22。所述刻蚀结构22可以为孔、槽或者其他结构，例如所述衬底21为二氧化硅介质层，所述衬底21的底部还具有一导电层20，所述刻蚀结构22为沿垂直于所述衬底21的方向贯穿所述衬底21的通孔。图2中标号23表示固态副产物，所述固态副产物可以仅是所述第二刻蚀气体与所述衬底反应所生成，也可以是分别由第一刻蚀气体与所述衬底反应和所述第二刻蚀气体与所述衬底反应所生成。
本具体实施方式采用两种气体共同刻蚀所述衬底21，形成所述刻蚀结构22，一方面，由于所述第二刻蚀气体与所述衬底21反应所生成的固态副产物相对较多，附着在已经刻蚀形成的部分刻蚀结构的侧壁表面，对已经形成的部分刻蚀结构的侧壁进行了保护，避免最终形成的刻蚀结构的上部出现横向延伸，确保了所述刻蚀结构的形貌；另一方面，由于所述第一刻蚀气体与所述衬底21反应所生成的固态副产物相对较少，相对减少了刻蚀过程中所产生的总的固态副产物的量，避免了过多的固态副产物滞留于所述刻蚀结构22内部，防止了因固态副产物的堆积导致的刻蚀不足现象，使得最终形成的刻蚀结构具有良好的形貌以及刻蚀深度，确保了半导体器件的良率。
为了进一步简化刻蚀工艺，便于根据实际需要实时调整刻蚀速率，优选的，采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀的具体步骤包括：
进行至少一次循环步骤，所述循环步骤包括：
(a)采用第一刻蚀气体对所述衬底进行刻蚀，形成第一子刻蚀结构；
(b)采用第二刻蚀气体对所述第一子刻蚀结构的底部进行刻蚀，形成第二子刻蚀结构，并以所述第二子刻蚀结构的底部作为下一次循环步骤的衬底。
具体来说，由于步骤(a)中产生的固体副产物较少，对所述第一刻蚀气体的阻碍作用较小，则步骤(a)的刻蚀速率相对较快；由于步骤(b)中产生的固体副产物较多，对所述第二刻蚀气体的阻碍作用较大，则步骤(b)的刻蚀速率相对较慢，且步骤(b)中形成的较多的固态副产物能够保护已刻蚀形成的部分刻蚀结构的侧壁表面，避免侧壁出现过刻蚀。通过调整循环步骤的循环次数，以及步骤(a)以及步骤(b)各自的持续时间，可以将整个刻蚀速率稳定在一个比较恰当的范围内，同时也能将刻蚀过程中所产生的固态副产物的总量控制在一个较为平衡的状态，从而既能避免刻蚀结构底部出现刻蚀不足，又能避免刻蚀结构上部出现横向过刻蚀。
在其他具体实施方式中，采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀的具体步骤还可以包括：
采用由所述第一刻蚀气体与所述第二刻蚀气体按预设比例混合形成的混合气体对所述衬底进行刻蚀。
具体来说，可以将所述第一刻蚀气体与所述第二刻蚀气体同时通入容纳有所述衬底的反应腔室，于所述反应腔室内形成所述混合气体；或者，将预先于所述反应腔室外部形成的混合气体，通入所述反应腔室。此时，所述第一刻蚀气体与所述第二刻蚀气体同时对所述衬底进行刻蚀，从而可以进一步提高刻蚀效率。优选的，所述混合气体中所述第一刻蚀气体与所述第二刻蚀气体的摩尔比大于1。
本具体实施方式中，所述第一刻蚀气体与所述第二刻蚀气体的具体类型，本领域技术人员可以根据实际需要进行选择，例如根据待刻蚀的所述衬底的材料、预刻蚀形成的刻蚀结构的深宽比等因素进行选择，本具体实施方式对此不作限定。
优选的，所述第一刻蚀气体中碳元素的摩尔比例小于所述第二刻蚀气体中碳元素的摩尔比例。
优选的，所述第一刻蚀气体为含氟气体，所述第二刻蚀气体为碳氟基气体。
优选的，所述第一刻蚀气体与所述第二刻蚀气体均为碳氟基气体。
优选的，所述第一刻蚀气体中碳氟元素的摩尔比小于所述第二刻蚀气体中碳氟元素的摩尔比。
具体来说，由于氟元素对氮化硅、氧化硅等介质材料具有良好的刻蚀性能，因此，所述第一刻蚀气体与所述第二刻蚀气体均优选为含氟气体。所述第二刻蚀气体较佳的为碳氟基气体，所述第二刻蚀气体与所述衬底21反应所生成的固态副产物为含碳聚合物，而含碳聚合物后续可以通过氧化性气体或者其他刻蚀剂去除，有助于半导体制造工艺的简化。所述第一刻蚀气态可以为碳氟基气体，也可以为硫氟基或者其他含氟气体。同时，由于含氟气体对含碳聚合物与氮化硅、氧化硅等介质材料的刻蚀选择比不同，从而进一步确保刻蚀工艺顺利进行的同时，能够对刻蚀结构侧壁进行有效的保护。
另外，碳氟元素比例(即碳元素与氟元素的摩尔比)较低的所述第一刻蚀气体具有较快的刻蚀速度，而碳氟元素比例较高的第二刻蚀气体的刻蚀速率相对较低，通过调整所述第一刻蚀气体与所述第二刻蚀气体的相对用量以及相对刻蚀时间，能够更加有助于刻蚀速率的控制。
所述第一刻蚀气体可以为CH3F、CHF3、CH2F2、CF4中的一种或几种的组合，所述第二刻蚀气体可以为C4F8、C4F6中的一种或者是两者的组合。更优选的，所述第一刻蚀气体为CF4，所述第二刻蚀气体为C4F8。
优选的，所述衬底21置于反应腔室内；所述半导体器件的形成方法还包括如下步骤：
在进行刻蚀时，降低所述反应腔室内的压力至预设值。
其中，所述预设值的具体数值，本领域技术人员可以根据所采用的所述第一刻蚀气体、所述第二刻蚀气体以及所述衬底的具体材料进行选择。本具体实施方式通过降低刻蚀过程中的压力，从而有助于通过反应腔室内部气体(例如所述第一刻蚀气体、所述第二刻蚀气体与所述衬底反应生成的气态产物)将刻蚀反应所生成的固态副产物带出所述刻蚀结构，避免了固态副产物在刻蚀结构底部的堆积，确保刻蚀过程的顺利进行。而且，固态副产物的排出会进一步加快刻蚀速率，还可以减少刻蚀时间，提高半导体器件的生产效率。
本具体实施方式提供的半导体器件的形成方法，通过采用两种刻蚀气体对衬底来形成刻蚀结构，且控制两种刻蚀气体与衬底反应所生成的固态副产物的量不同，使得在刻蚀过程中既能产生一定量的固态副产物对刻蚀结构的侧壁进行保护，又能避免固态副产物过多而难以从刻蚀结构中排出的问题，实现了对刻蚀结构形貌的改善，确保了刻蚀工艺的顺利进行，提高了半导体器件的良率和生产效率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括如下步骤：
提供一衬底；
采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀，于所述衬底内形成刻蚀结构，在进行刻蚀时，所述第一刻蚀气体与所述衬底反应所产生的固态副产物少于所述第二刻蚀气体与所述衬底反应所产生的固态副产物。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀的具体步骤包括：
进行至少一次循环步骤，所述循环步骤包括：
采用第一刻蚀气体对所述衬底进行刻蚀，形成第一子刻蚀结构；
采用第二刻蚀气体对所述第一子刻蚀结构的底部进行刻蚀，形成第二子刻蚀结构，并以所述第二子刻蚀结构的底部作为下一次循环步骤的衬底。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用第一刻蚀气体和第二刻蚀气体分别对所述衬底进行刻蚀的具体步骤包括：
采用由所述第一刻蚀气体与所述第二刻蚀气体按预设比例混合形成的混合气体对所述衬底进行刻蚀。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述混合气体中所述第一刻蚀气体与所述第二刻蚀气体的摩尔比大于1。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一刻蚀气体中碳元素的摩尔比例小于所述第二刻蚀气体中碳元素的摩尔比例。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一刻蚀气体为含氟气体，所述第二刻蚀气体为碳氟基气体。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一刻蚀气体与所述第二刻蚀气体均为碳氟基气体。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一刻蚀气体中碳氟元素的摩尔比小于所述第二刻蚀气体中碳氟元素的摩尔比。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述第一刻蚀气体为CF4，所述第二刻蚀气体为C4F8。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底置于反应腔室内；所述半导体器件的形成方法还包括如下步骤：
在进行刻蚀时，降低所述反应腔室内的压力至预设值。
CN201910427641.8A 2019-05-22 2019-05-22 半导体器件的形成方法 Pending CN110137080A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910427641.8A CN110137080A (zh) 2019-05-22 2019-05-22 半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910427641.8A CN110137080A (zh) 2019-05-22 2019-05-22 半导体器件的形成方法

Publications (1)

Publication Number Publication Date
CN110137080A true CN110137080A (zh) 2019-08-16

Family

ID=67572114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910427641.8A Pending CN110137080A (zh) 2019-05-22 2019-05-22 半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN110137080A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466749A (zh) * 2020-11-16 2021-03-09 北京北方华创微电子装备有限公司 硅片的刻蚀方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101645408A (zh) * 2008-08-04 2010-02-10 中芯国际集成电路制造(北京)有限公司 焊盘及其形成方法
CN103050434A (zh) * 2011-10-17 2013-04-17 中芯国际集成电路制造(上海)有限公司 硅通孔的刻蚀方法
CN103633014A (zh) * 2012-08-21 2014-03-12 中国科学院微电子研究所 半导体器件制造方法
CN104704612A (zh) * 2012-11-01 2015-06-10 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
CN105140173A (zh) * 2014-05-30 2015-12-09 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
CN105655283A (zh) * 2014-11-13 2016-06-08 北京北方微电子基地设备工艺研究中心有限责任公司 高深宽比的浅沟槽隔离刻蚀方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101645408A (zh) * 2008-08-04 2010-02-10 中芯国际集成电路制造(北京)有限公司 焊盘及其形成方法
CN103050434A (zh) * 2011-10-17 2013-04-17 中芯国际集成电路制造(上海)有限公司 硅通孔的刻蚀方法
CN103633014A (zh) * 2012-08-21 2014-03-12 中国科学院微电子研究所 半导体器件制造方法
US20140199846A1 (en) * 2012-08-21 2014-07-17 Lingkuan Meng Method of manufacturing semiconductor device
CN104704612A (zh) * 2012-11-01 2015-06-10 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
CN105140173A (zh) * 2014-05-30 2015-12-09 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
CN105655283A (zh) * 2014-11-13 2016-06-08 北京北方微电子基地设备工艺研究中心有限责任公司 高深宽比的浅沟槽隔离刻蚀方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466749A (zh) * 2020-11-16 2021-03-09 北京北方华创微电子装备有限公司 硅片的刻蚀方法
WO2022100725A1 (zh) * 2020-11-16 2022-05-19 北京北方华创微电子装备有限公司 硅片的刻蚀方法
CN112466749B (zh) * 2020-11-16 2023-11-14 北京北方华创微电子装备有限公司 硅片的刻蚀方法

Similar Documents

Publication Publication Date Title
CN104795331B (zh) 晶体管的形成方法
TW201914025A (zh) 半導體裝置與其製作方法
CN105448841B (zh) 半导体结构的形成方法
CN108321079A (zh) 半导体结构及其形成方法
CN109997225A (zh) 三维存储器件及其制作方法
CN105575887B (zh) 互连结构的形成方法
CN109817634A (zh) 3d nand存储器及其形成方法
CN109742038B (zh) 3d nand存储器及其形成方法
CN108206131A (zh) 半导体结构以及半导体结构的形成方法
CN107425006A (zh) 一种3d nand存储器的金属栅极制造方法
KR102287682B1 (ko) 웨이퍼의 이산화규소 제거 방법 및 집적회로 제조 공정
CN107180832A (zh) 闪存结构及其形成方法
CN104078329B (zh) 自对准多重图形的形成方法
CN104425263B (zh) 半导体结构的形成方法
CN110137080A (zh) 半导体器件的形成方法
CN108574005A (zh) 半导体器件及其形成方法
CN105590859B (zh) 半导体结构及其形成方法
CN109192731A (zh) 三维存储器的制造方法及三维存储器
TWI569326B (zh) 在過度蝕刻中控制凹槽深度以及底部蝕刻關鍵尺寸的方法
CN104078330B (zh) 自对准三重图形的形成方法
TWI718649B (zh) 具有環繞式閘極薄膜電晶體之非揮性記憶體及其製造方法
CN112018089B (zh) 半导体电容器及其制作方法
CN105826364B (zh) 晶体管及其形成方法
US11264282B2 (en) Gate formation process
CN110571150B (zh) 高深宽比开口的刻蚀方法及半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190816