TWI569326B - 在過度蝕刻中控制凹槽深度以及底部蝕刻關鍵尺寸的方法 - Google Patents

在過度蝕刻中控制凹槽深度以及底部蝕刻關鍵尺寸的方法 Download PDF

Info

Publication number
TWI569326B
TWI569326B TW103135586A TW103135586A TWI569326B TW I569326 B TWI569326 B TW I569326B TW 103135586 A TW103135586 A TW 103135586A TW 103135586 A TW103135586 A TW 103135586A TW I569326 B TWI569326 B TW I569326B
Authority
TW
Taiwan
Prior art keywords
layer
stop layer
oxide
etching
stop
Prior art date
Application number
TW103135586A
Other languages
English (en)
Other versions
TW201604961A (zh
Inventor
張昇原
魏安祺
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201604961A publication Critical patent/TW201604961A/zh
Application granted granted Critical
Publication of TWI569326B publication Critical patent/TWI569326B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Geometry (AREA)
  • Drying Of Semiconductors (AREA)

Description

在過度蝕刻中控制凹槽深度以及底部蝕刻關鍵尺寸的方法
本發明大致上是有關於半導體製程方法，且特別是有關於用於形成高深寬比之溝槽結構的蝕刻技術。
製造高深寬比之半導體結構的陣列需要精確控制蝕刻速率、廓形(profile shapes)以及深寬比中的均勻性。當半導體製程持續不斷地加速微縮，控制製程的整體表現變得更難以達到。作為一個範例，當使用先進/新型乾式蝕刻技術時，控制在高深寬比之溝槽底部的凹槽整體性與均勻性是特別困難的。
不受控制的凹槽可以與不可預知的裝置性能相關，造成不足的品質控制以及較高的製造成本。由於裝置之所有區域的深寬比並非均勻的，當同時被製造的裝置中需要不同的凹槽尺寸時，此問題變得更複雜。
在高深寬比之結構的情況下，當顯示或需要過度蝕刻的程度時，問題可顯現出來，如一些區域中過深的凹槽和/或蝕刻關鍵尺寸(Etched Critical Dimension,ECD)中不想要的縮小，例 如在其他的區域中。舉例來說，過度蝕刻可不期望地於特定情況或區域中縮小底部ECD。通常溝槽中較大數量的過度蝕刻可以產生過分加深的凹槽於下方的氧化物中，甚至伴隨著不期望地縮小底部ECD。
先前技術中存在對於用來減少過度蝕刻對凹槽深度之影響的方法的需求，無論過度蝕刻係無意地發生或經過設計的。進一步需要一種當過度蝕刻發生時防止底部ECD縮小的方法。
本發明陳述伴隨著製造高深寬比之半導體結構的新方法的這些以及其他需求。於一範例中，本發明包括提供一結構，包括：具有一第一氧化層的一半導體膜堆疊、覆蓋在第一氧化層上的一停止層、第二氧化層再接著覆蓋，之後不同於停止層之成分且位於停止層上的一或多層導電材料層，以及一或多層介電層。本方法更包括使用一電漿以移除部分導電層和/或介電層的過度蝕刻，產生或形成高深寬比的結構。過度蝕刻可於停止層的上表面中和/或靠近停止層的上表面中形成聚合物，聚合物作用以抑制停止層的蝕刻。穿透，舉例來說，從而可以避免蝕刻穿透過深的深度至停止層中，並且可以降低或阻止底部蝕刻關鍵尺寸(Etched Critical Dimension,ECD)的縮小。於本方法的一個實施方案中，聚合物的形成係藉由電漿與停止層的相互作用造成。
於另一實施方案中，提供停止層的步驟包括提供一 層，此層包括一或更多多晶矽、氧化物(例如矽的氧化物)以及摻雜和/或佈植一或更多碳與硼的氮化矽。
於又另一實施方案中，提供結構的步驟包括提供氧化層以及包括多晶矽的導電材料。可於交替層(alternate layer)中配置氧化物以及多晶矽(Oxide and Polysilicon,OP)，高深寬比之結構可包括溝槽。
雖然為了語法流動性與功能性解釋，已經或將要描述結構和方法，但應明確理解的是，除非另有說明，不應藉由「手段」或「步驟」之解釋限制以任何方式限制申請專利範圍，但應根據含義的全部範圍以及在均等物之司法原則下的申請專利範圍所提供的均等物的定義。
在此敘述或引用的任何特徵或特徵的組合係被包括於在此提供之本發明的範圍內，任何這類組合中包括的特徵並不相互矛盾，自上下文、本說明書以及對於本發明所屬技術領域具有通常知識者來說是顯而易見的。此外，敘述或引用的任何特徵或特徵的組合可被特定地自本發明之任何實施例或範例中排除。為了總結本發明，敘述或引用本發明之特定方面、優點以及新穎的特徵。當然，應理解沒有必要於本發明任何特定的實施方案中實施所有這類的方面、優點或特徵。本發明的額外優點以及方面在下列詳細的敘述以及申請專利範圍中係顯而易見的。
230、330‧‧‧溝槽
250‧‧‧半導體結構
251‧‧‧結構
255、355‧‧‧第一氧化層
256、356‧‧‧第二氧化層
257、266‧‧‧底部
260、360‧‧‧多晶矽層
265、365‧‧‧氧化物層
268‧‧‧障壁
286、386‧‧‧深度
287、387‧‧‧底部ECD
295‧‧‧多晶矽
331‧‧‧堆疊條
350‧‧‧半導體結構
351‧‧‧結構
354‧‧‧底部氧化層
357‧‧‧聚合物材料
358‧‧‧停止層
359‧‧‧側壁
361‧‧‧第一多晶矽層
368‧‧‧ONO障壁
375‧‧‧非晶碳層(α-C層)
380‧‧‧介電質抗反射鍍膜層(DARC®層)
385‧‧‧底部抗反射鍍膜層(BARC層)
390‧‧‧光阻圖案
395‧‧‧導電材料
400、405、410、415、420‧‧‧步驟
第1圖繪示先前技術之可形成高深寬比的溝槽於其中的半導體堆疊的圖。
第2圖繪示具有已知高深寬比的溝槽的半導體裝置部分地形成於第1圖之堆疊中的剖面圖，且半導體裝置引起對於蝕刻關鍵尺寸(Etched Critical Dimension,ECD)以及氧化物凹槽深度的注意。
第3圖繪示傳統地排列(lining)以及填入(filling-in)第2圖之結構的溝槽的結果。
第4圖繪示適合用於形成依照本發明之高深寬比的溝槽之包括停止層的半導體堆疊圖。
第4A圖繪示第4圖之半導體堆疊在蝕刻製程程序中的中間級(intermediate stage)。
第5圖繪示當於第4圖的半導體堆疊中形成溝槽時，第4圖之停止層對於底部ECD以及氧化物凹槽深度的影響。
第6圖繪示第5圖之結構的溝槽的填入結果。
第7圖繪示概述本發明方法之一實施方案的流程圖。
現在敘述本發明之實施例和/或範例，並於所附圖式中繪示本發明之實施例和/或範例，在一些實施方案中，本發明的例子被解釋為按比例繪製，但是在其他實施方案中，並非每個例子都如此。於特定方面，在圖式以及敘述中使用類似或相同的參考指示指相同、相似或類似的成分和/或元件，但是依照其他實施 方案，不應使用類似或相同的參考指示。依照特定實施方案，方向性用語的使用將被做字面上的解釋，例如頂部、底部、左、右、上、下、之上、上方、下方、之下、後面以及前面，但是在其他實施方案中不應使用相同的方向性用語。本發明可與各種積體電路製程以及於本發明所屬技術領域中傳統地使用的其他技術相結合，並且有必要在此包括如此多普遍地實施的步驟以提供對於本發明的理解。大致上本發明在半導體裝置以及製程的領域中具有應用性。然而，為了說明目的，下列敘述涉及高深寬比的溝槽的製造以及相關的製造方法。
請更特定地參照圖式，第1圖繪示形成於一基板(未繪示)上的先前技術之半導體結構250以包括一第一氧化層255以及導電材料(例如多晶矽層260)與介電材料(例如氧化層265)之交替層的集合。一第二氧化層256係形成於OP層260/265上，伴隨著註釋額外層(未繪示)可覆蓋於結構上以促進溝槽的形成。
這類的溝槽，如第2圖中所示的230，可用以形成位元線(Bit Line,BL)結構。半導體堆疊250可受到OP層260/265之蝕刻(亦即OP蝕刻)的影響，舉例來說，OP蝕刻使用一種(或多種)蝕刻劑的電漿，例如三氟化氮、二氟甲烷、六氟化硫與氮(NF3/CH2F2/SF6/N2)以形成溝槽230，溝槽230具有伴隨著如第2圖所示之結構251中的剖面的溝槽邊界。第2圖之範例中的各個溝槽邊界包括藉由第二氧化層256覆蓋的OP層260/265。
用於形成繪示於第2圖中之高深寬比的溝槽230的 已知技術可包括過度蝕刻，例如以達到所需的溝槽深度。此過度蝕刻可產生不想要的增加於氧化物凹槽深度286中，藉以蝕刻或蝕刻移除氧化層255的一部分，如上所述移除可以造成不可預知的裝置性質以及性能。於第2圖的範例中，繪示氧化物凹槽深度為多晶矽層260之最下面的底部266與氧化層255中的溝槽的底部257之間的垂直距離。依照先前技術之過度蝕刻的額外不想要的副作用可以係窄化(亦即縮小)蝕刻關鍵尺寸(Etched Critical Dimension,ECD)。於第2圖的範例中，此尺寸係藉由多晶矽層260之最下面的寬度所表示，多晶矽層260的ECD可指底部ECD287。
傳統製造流程的額外步驟可包括沉積一障壁，舉例來說，一氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)介電障壁268以沿著溝槽230排列，接著依照第3圖所繪示填入電性的導電材料如多晶矽295。依照此方法製成的裝置可具有各個溝槽，各個溝槽包括做為襯墊(liner)的障壁材料以及舉例來說包括多晶矽的導電填入(fill-in)。
請參照第4圖，依照一實施例，藉由提供一或多層停止層，如停止層358，本發明可避免過深的氧化物深度(亦即凹槽)以及底部ECD縮小。第4圖中，為了簡化，引用3xx的項目可與上述2xx元件相同或對應。
依照第4圖中的範例，於一基板(未繪示)上形成半導體結構350以包括具有自約1.5kÅ至約3.5kÅ之厚度的第一氧 化層355，伴隨著典型的厚度，舉例來說，約2kÅ。停止層358接觸層的集合的最底部部分(比照下方)，且停止層358係不同於層的集合的最底部部分(比照下方)的組合，以使停止層358位於層的集合以及第一氧化層355之間。
停止層358可具有自約0.5kÅ至約1.0kÅ之厚度，伴隨著約為0.5kÅ的典型厚度，且停止層358可覆蓋第一氧化層355。停止層358可包括材料，如多晶矽、氧化物(例如矽的氧化物)以及氮化矽(silicon nitride,SiN)。這類(多種)材料可被摻雜和/或佈植元素，如碳、硼及其類似元素。
進一步形成半導體結構350以包括覆蓋停止層358的一底部氧化層354。層的集合可覆蓋底部氧化層354，層的集合例如導電材料與絕緣(例如介電)材料之各層的多個交替層。底部氧化層354可具有約500Å的典型厚度，可自約500Å至約1500Å。層的集合，例如交替層，可以包括一或多種電性地導電材料以及介電材料，導電材料例如多晶矽層360，而介電材料例如氧化層365，不同於停止層358的組成且可被理解為使用各自的技術，如矽烷分解(silane decomposition)以及電漿輔助化學氣相沉積法(Plasma-Enhanced Chemical Vapor Deposition,PECVD)以覆蓋第一氧化層355。各個多晶矽層360以及氧化層365可以具有自約200Å至約450Å之厚度，伴隨著典型的數值，舉例來說，第4圖的範例中對於多晶矽層360約200Å，對於氧化層365約250Å。交替的氧化/多晶矽(OP)層360/365的數目可自約8至約 36或更多，伴隨著第4圖中所示之8層的多晶矽層360。第二氧化層356具有自約800Å至約2kÅ之厚度，伴隨著典型的數值，舉例來說，係形成約1.6kÅ，例如於OP層360/365上使用如PECVD的技術。
沉積於第4圖所繪示之範例中的額外的層包括一非晶碳(amorphous carbon,α-C)層375，非晶碳層375具有自約4kÅ至約7kÅ之厚度，伴隨著典型的數值約4.5kÅ。一介電質抗反射鍍膜(Dielectric Antireflective Coating,DARC®)層380覆蓋α-C層375，DARC®層380具有可以約為380Å的厚度，或者可以為大至約500Å，而小至約280Å。DARC®層380可覆蓋一底部抗反射鍍膜(Bottom Antireflective Coating,BARC)層385，底部抗反射鍍膜層385具有最小值可約為280Å而最大值可約為900Å的厚度，伴隨著典型厚度約為320Å。一光阻(photoresist,PR)圖案390係沉積於BARC層385上，與將會接著形成溝槽的蝕刻結合。
於此範例中，光阻圖案390對應溝槽的設計以被形成於第4圖之結構的層中。可結合或設計這類的溝槽以形成位元線(bit line,BL)結構。在這方面，半導體堆疊350可受到OP層360/365之蝕刻(亦即OP蝕刻)的影響以完成BL結構。
用來產生可用於蝕刻以形成依照擬BL結構之溝槽的圖案的流程可包括轉換PR圖案至BARC/DARC®層385/380，舉例來說，使用三氟化氮、二氟甲烷、六氟化硫與氮(NF3/CH2F2/SF6/N2)打開BARC/DARC®，接著接續地藉由α-C開 啟步驟可轉換BARC/DARC®圖案至α-C層375，舉例來說，藉由羰基硫化物(carbonyl sulfide,COS)/氧(O2)/氮(N2)化學。此流程的結果可產生如第4A圖所示之用於溝槽蝕刻的圖案。遵循流程並因此產生圖案的溝槽蝕刻可包括一OP蝕刻製程(亦即OP蝕刻)，舉例來說，OP蝕刻使用一種(或多種)蝕刻劑的電漿，如三氟化氮、二氟甲烷、六氟化硫與氮(NF3/CH2F2/SF6/N2)，可以實行以轉換α-C圖案至OP層360/365。此轉換可因此於交替的OP層360/365之多個堆疊條331之間形成高深寬比的溝槽330。
如第5圖之剖面圖所示，溝槽330可具有溝槽邊界，溝槽邊界具有可自約50奈米至約200奈米的寬度，伴隨著典型的數值，舉例來說，約86奈米。在上面區域(例如頂部)之溝槽330的寬度可自約59奈米至約65奈米，伴隨著典型的寬度，舉例來說，約62奈米於圖中的範例中。在下面區域(例如底部)之溝槽330可具有約54奈米的典型數值，或介於約51奈米至約57奈米之間的數值。
形成如第5圖中繪示之高深寬比的溝槽330可包括過度蝕刻以達到需要的溝槽特質如形狀，或尺寸如深度。當提及的尺寸係深度，可自約5kÅ至約10.0kÅ，伴隨著典型的數值為約5.2kÅ。
依照本發明之一範例，在上述OP蝕刻的過程中，當到達停止層358時，一種(或多種)蝕刻劑的電漿可與停止層358中的材料相互作用。此相互作用可造成額外或不同的聚合物材料 357的形成，例如，舉例來說，位於停止層358中和/或接近停止層358的一或多種類碳(carbon-like)聚合物。也就是說，聚合物材料357的分布可延伸至第一(亦即最下面)多晶矽層361的側壁359且可形成於溝槽330的底部部分(亦即OP底部區域)。位於側壁359的聚合物材料357可起作用以降低因為過度蝕刻造成的ECD縮小。此外，位於OP底部區域的聚合物可抑制OP底部區域中的進一步蝕刻和/或可降低穿透的深度，亦即自第一多晶矽層361至停止層358的整體凹槽的深度386。
在完成OP蝕刻(例如乾式蝕刻製程)之後，可使用乾式/溼式剝離(dry/wet strip)移除過量的聚合物材料。
隨後，可使用一障壁沿著(line)第5圖中的溝槽330排列，舉例來說，ONO障壁368，且溝槽330可填入導電材料395，舉例來說，如第6圖中所示的多晶矽。
進行實驗以確認本發明的特定優點，實驗包括在類似於第4圖的結構中進行上述形式的蝕刻。表1總結測量使用掃描電子顯微鏡(Scanning Electron Microscope,SEM)獲得的影像的三種OP蝕刻的結果。
表1的第1列總結進行於如第1圖中所示之代表不具有停止層(比照358)之先前技術製程中的控制蝕刻結果。此範例中的蝕刻時間T1係參考時間，約為114秒。在指定的條件下，觀察到凹槽深度為768Å，伴隨著測量到的31.8奈米的底部ECD。
第二OP蝕刻，在類似於第4A圖的結構中進行且具有停止層(比照358)存在，除此之外實質上與先前技術之蝕刻相同。第二OP蝕刻的T2期間與T1大約相同，並產生如表1中所列出的凹槽深度628Å，相對於先前技術製程中所觀察到的凹槽深度降低約18%。於此範例中的底部ECD係33.7奈米，相對於先前技術製成的底部ECD增加約6%。也就是說，完全地排除底部ECD的縮小。
第三OP蝕刻，表示伴隨著如第4A圖中所存在之停止層358的過度蝕刻，使用約為121秒的T3期間，T3的數值大於T1以及T2。過度蝕刻造成凹槽深度改變至約847Å，高於先前技術的數值約10%。然而，相對於先前技術的數值，底部ECD仍然實質上沒有改變，甚至於此範例中略微地下降至31.7。
表1中的資訊意味著或確認本發明對於用以製造具有高深寬比之半導體結構的蝕刻製程，可以造成改進的性能，即使是在過度蝕刻存在時。請參照第5圖，觀察到實質上地排除先 前技術現象之過度蝕刻過程中底部ECD387的縮小，而凹槽深度386中不想要的增加(如伴隨著先前技術)可為少的，顯著地不存在或不重要。相較於降低/排除溝槽330中越往上的其他多晶矽層360之ECD的縮小，降低或排除底部多晶矽層360(亦即底部ECD 387)之ECD的縮小可以更困難。因此，預期溝槽330中其他多晶矽層360之ECD的縮小也可被衰減或排除。
在OP蝕刻製程之後，可使用例如ONO障壁368沿著第5圖中的溝槽330排列，並且填入導電材料395，舉例來說，如第6圖中所示的多晶矽。
第7圖的流程圖中總結本發明方法的一個實施方案。依照繪示的實施方案並參照第4圖，於步驟400提供半導體堆疊350；半導體堆疊350，遵循上列的敘述，可包括覆蓋停止層358的第一氧化層355。於繪示的範例中，底部氧化層354覆蓋停止層358。亦提供半導體堆疊350以包括藉由介電層(例如第二氧化層356)覆蓋之多個交替的多晶矽層360以及氧化層365，以及如上所述參照第4圖的額外層，此範例中的額外層包括α-C層375、DARC®層380、BARC層385以及圖案化的PR層390。
在步驟405，圖案化之PR的設計可被轉換至BARC/DARC®層385/380，並且因此轉換至α-C層375。在步驟410，OP蝕刻於OP層360/365中形成具有高深寬比的溝槽330，OP蝕刻可使用蝕刻劑，如NF3/CH2F2，且OP蝕刻可包括或可不包括無意地或經過設計採用的過度蝕刻。形成於結構351中的溝槽330分 離包括OP層360/365與第二氧化層356的多個堆疊條331。在OP蝕刻期間，除了當停止層358不存在時藉由OP蝕刻產生的那些，停止層358可與一種(或多種)OP蝕刻劑反應以形成聚合物材料(亦即額外的聚合物)。額外的聚合物材料357可包括數種材料中的任何一者，舉例來說，具有大分子的類碳聚合物，大分子係由藉由化學鍵連接至彼此之重複的次單元(subunit)所製成，額外的聚合物材料357可具有防止OP蝕刻和/或過度蝕刻進行到停止層358之深處的效應，以便影響一致性或性能，藉以降低凹槽深度386(第5圖)，並且維持底部ECD 387的寬度與在沒有過度蝕刻時觀察到的寬度實質上相同。
依照本方法之一實施方案，在沉積障壁材料之前可使用乾式/濕式剝離以自第5圖的結構移除過量的聚合物以及蝕刻的副產物。第6圖繪示沉積障壁層的結果，障壁層可包括介電層如ONO層368以在步驟415沿著(line)溝槽330排列。接續地，在步驟420可實施填入導電材料395如金屬和/或多晶矽。
雖然在此的揭露指特定繪示的實施例，應理解這些實施例已藉由範例的方式表現，並非限制。結合停止層(比照358)與傳統半導體製程方法的策略不需新的工具或製造流程中複雜的改變，即使在高的深寬比與過度蝕刻的存在下，可以同時達到維持ECD尺寸以及抑制凹槽深度的增加。本發明所屬技術領域中具有通常知識者將明瞭本發明可應用於製造這類的半導體產品，如快閃記憶體、NAND以及NOR裝置以及3D記憶體，因此 改進這類裝置的電氣性能。伴隨此揭露的目的係向本發明所屬技術領域中具有通常知識者解釋具有這類的實施例以涵蓋實施例中所有的修改、變化、結合、交換、省略、替換、替代物以及均等物，當可落入本發明之精神和範圍內時，此範圍並非相互排外的，本發明僅受到所附申請專利範圍限制。
400、405、410、415、420‧‧‧步驟

Claims (10)

  1. 一種半導體製作方法，包括：提供一半導體膜堆疊，該半導體膜堆疊具有一第一氧化層、一停止層，該停止層覆蓋該第一氧化層；形成複數個聚合物，該些聚合物位於該停止層的一上表面，該些聚合物作用以抑制該停止層的蝕刻，從而避免蝕刻穿透出過深的深度至該停止層，並且避免一底部蝕刻關鍵尺寸的縮小。
  2. 如申請專利範圍第1項所述之方法，其中提供該停止層的步驟包括提供一種包括一或複數個多晶矽、氧化物以及摻雜一或複數個碳與硼之氮化矽的停止層。
  3. 一種形成高深寬比之溝槽於一半導體膜堆疊中的方法，包括：提供複數個多晶矽和/或氧化層於一介電層上，該介電層位於一基板上；配置一停止層與該些多晶矽和/或氧化層的一底部接觸，該停止層具有不同於該些多晶矽和/或氧化層之該底部的一組成，以使該停止層位於該些多晶矽和/或氧化層與該介電層之間，且該停止層包括一摻雜材料；以及實施一電漿蝕刻以於該些多晶矽和/或氧化層中形成該些溝槽，該實施步驟有效維持該些溝槽之一底部蝕刻關鍵尺寸的大小，且該實施步驟於該停止層中實質上並無產生一凹槽或於該停止層中產生一凹槽。
  4. 如申請專利範圍第3項所述之方法，其中實施該電漿蝕刻產生一凹槽，該凹槽在該些多晶矽和/或氧化層之該底部向下地延伸一距離，該距離小於當該停止層不存在時實施該電漿蝕刻所產生的一距離。
  5. 一種形成具有高深寬比之溝槽的半導體裝置的方法，包括：提供一停止層；提供交替的複數個氧化/多晶矽層，該些氧化/多晶矽層配置於該停止層上；使用一電漿過度蝕刻，以於該停止層上形成該些溝槽，該電漿與該停止層反應以形成一或複數個聚合物，該或該些聚合物限制該過度蝕刻的範圍，從而避免於該停止層中形成一凹槽，其中該過度蝕刻係用以維持該些溝槽之一底部蝕刻關鍵尺寸的大小。
  6. 如申請專利範圍第5項所述之方法，其中該停止層係由一碳摻雜材料所形成。
  7. 一種半導體裝置，包括複數個堆疊條，其中各個堆疊條包括：一底部停止層，包括一摻雜材料；一或複數個介電層；以及一或複數個導電層，該些介電層與該些導電層交替排列形成於該底部停止層上。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該底部停止層包括一或複數個多晶矽、氧化矽以及摻雜一或複數個碳與硼 的氮化矽。
  9. 如申請專利範圍第8項所述之半導體裝置，其中：該介電層包括氧化物；以及該導電層包括多晶矽。
  10. 如申請專利範圍第9項所述之半導體裝置，更包括一聚合物材料，配置於該些堆疊條之間的該底部停止層的上方區域中。
TW103135586A 2014-07-16 2014-10-14 在過度蝕刻中控制凹槽深度以及底部蝕刻關鍵尺寸的方法 TWI569326B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/333,113 US20160020119A1 (en) 2014-07-16 2014-07-16 Method of Controlling Recess Depth and Bottom ECD in Over-Etching

Publications (2)

Publication Number Publication Date
TW201604961A TW201604961A (zh) 2016-02-01
TWI569326B true TWI569326B (zh) 2017-02-01

Family

ID=55075173

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103135586A TWI569326B (zh) 2014-07-16 2014-10-14 在過度蝕刻中控制凹槽深度以及底部蝕刻關鍵尺寸的方法

Country Status (3)

Country Link
US (1) US20160020119A1 (zh)
CN (1) CN105304466A (zh)
TW (1) TWI569326B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10217707B2 (en) * 2016-09-16 2019-02-26 International Business Machines Corporation Trench contact resistance reduction
TWI656601B (zh) * 2017-03-23 2019-04-11 旺宏電子股份有限公司 非對稱階梯結構及其製造方法
CN110854123B (zh) * 2019-10-21 2021-03-26 长江存储科技有限责任公司 三维存储器的制备方法
KR20210075689A (ko) * 2019-12-13 2021-06-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201330088A (zh) * 2011-09-06 2013-07-16 Lam Res Corp 三維快閃結構用之蝕刻製程
US20130207182A1 (en) * 2012-02-09 2013-08-15 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5192209B2 (ja) * 2006-10-06 2013-05-08 東京エレクトロン株式会社 プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP5551132B2 (ja) * 2011-09-16 2014-07-16 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP6154820B2 (ja) * 2012-11-01 2017-06-28 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201330088A (zh) * 2011-09-06 2013-07-16 Lam Res Corp 三維快閃結構用之蝕刻製程
US20130207182A1 (en) * 2012-02-09 2013-08-15 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US20160020119A1 (en) 2016-01-21
TW201604961A (zh) 2016-02-01
CN105304466A (zh) 2016-02-03

Similar Documents

Publication Publication Date Title
US10868143B2 (en) Spacers with rectangular profile and methods of forming the same
TWI692104B (zh) 半導體裝置與其製作方法
CN107611129B (zh) 三维非易失性存储器及其制造方法
US9449821B2 (en) Composite hard mask etching profile for preventing pattern collapse in high-aspect-ratio trenches
TWI569326B (zh) 在過度蝕刻中控制凹槽深度以及底部蝕刻關鍵尺寸的方法
US10886165B2 (en) Method of forming negatively sloped isolation structures
US8871604B2 (en) Methods of manufacturing semiconductor devices that include forming a capacitor using a cap layer
TWI843957B (zh) 半導體結構及其形成的方法
TWI792439B (zh) 半導體元件的製造方法
US9224803B2 (en) Formation of a high aspect ratio contact hole
CN113053805A (zh) 半导体结构的形成方法及半导体结构
TWI578440B (zh) 導體插塞及其製造方法
TWI512895B (zh) 形成半導體裝置的雙鑲嵌結構的方法以及由其製造的半導體裝置
CN108257910B (zh) 浅沟槽隔离沟槽的制作方法
KR20100079795A (ko) 매립게이트를 구비한 반도체장치 제조 방법
TWI497650B (zh) 記憶體及其製造方法
TWI618224B (zh) 記憶體結構及其製造方法
KR20070062735A (ko) 반도체 소자의 소자분리막 제조방법
KR20130037519A (ko) 캐패시터 및 그 제조 방법
US20230290642A1 (en) Method for forming semiconductor device
KR100532755B1 (ko) 섀로우 트랜치 분리막 형성 방법
KR100709580B1 (ko) 리세스된 스토리지노드콘택플러그를 갖는반도체메모리장치의 제조 방법
KR100751686B1 (ko) 낸드 플래쉬 메모리 소자의 소자분리막 형성방법
KR20070002798A (ko) 반도체소자의 제조 방법
TW201304053A (zh) 半導體元件及其製造方法