CN105304466A - 一种半导体制作方法及半导体装置 - Google Patents

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Abstract

本发明是有关于一种半导体制作方法及半导体装置，其可在过度蚀刻中控制凹槽深度以及底部蚀刻关键尺寸，该半导体装置包括与等离子体蚀刻反应以形成聚合物的碳掺杂/布植停止层，当高深宽比(high-aspect-ratio)的结构中过度蚀刻时，聚合物维持底部蚀刻关键尺寸(Etched？Critical？Dimension,ECD)并且避免过深的凹槽深度。

Description

一种半导体制作方法及半导体装置
技术领域
本发明涉及半导体制造方法，特别是涉及一种用于形成高深宽比的沟槽结构的半导体制作方法及半导体装置。
背景技术
制造高深宽比的半导体结构的阵列需要精确控制蚀刻速率、廓形(profileshapes)以及深宽比中的均匀性。当半导体工艺持续不断地加速微缩，控制工艺的整体表现变得更难以达到。作为一个范例，当使用先进/新型干式蚀刻技术时，控制在高深宽比的沟槽底部的凹槽整体性与均匀性是特别困难的。
不受控制的凹槽可以与不可预知的装置性能相关，造成不足的品质控制以及较高的制造成本。由于装置的所有区域的深宽比并非均匀的，当同时被制造的装置中需要不同的凹槽尺寸时，此问题变得更复杂。
在高深宽比的结构的情况下，当显示或需要过度蚀刻的程度时，问题可显现出来，如一些区域中过深的凹槽和/或蚀刻关键尺寸(EtchedCriticalDimension,ECD)中不想要的缩小，例如在其他的区域中。举例来说，过度蚀刻可不期望地在特定情况或区域中缩小底部ECD。通常沟槽中较大数量的过度蚀刻可以产生过分加深的凹槽于下方的氧化物中，甚至伴随着不期望地缩小底部ECD。
先前技术中存在对于用来减少过度蚀刻对凹槽深度的影响的方法的需求，无论过度蚀刻是无意地发生或经过设计的。因此进一步需要一种当过度蚀刻发生时防止底部ECD缩小的方法。
发明内容
本发明的目的在于，提供一种新的半导体制作方法及半导体装置，所要解决的技术问题是使其在过度蚀刻中可以控制凹槽深度以及底部蚀刻关键尺寸，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体制作方法，其包括以下步骤：提供一半导体膜堆叠，该半导体膜堆叠具有一第一氧化层、一停止层，该停止层覆盖该第一氧化层；形成多个聚合物，该些聚合物接近该停止层的一上表面，该些聚合物作用以抑制该停止层的蚀刻，从而避免蚀刻穿透出过深的深度至该停止层，并且避免一底部蚀刻关键尺寸的缩小。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其中提供该停止层的步骤包括提供一种包括一个或多个多晶硅、氧化物以及掺杂一个或多个碳与硼的氮化硅的停止层。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体制作方法，以形成高深宽比的沟槽于半导体膜堆叠中，其包括以下步骤：提供多个多晶硅和/或氧化物层于一介电层上，该介电层位于一基板上；配置一停止层与该些多晶硅和/或氧化物层的一底部接触，且该停止层具有不同于该些多晶硅和/或氧化物层的该底部的一组成,以使该停止层位于该些多晶硅和/或氧化物层与该介电层之间；以及实施一等离子体蚀刻以在该些多晶硅和/或氧化物层中形成多个沟槽，该实施步骤有效维持该些沟槽的一底部蚀刻关键尺寸的大小，且该实施步骤在该停止层中实质上并不产生一凹槽或在该停止层中产生可忽略的一凹槽。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其中实施该等离子体蚀刻产生一凹槽，该凹槽在该些多晶硅和/或氧化物层的该底部向下地延伸一距离，该距离小于当该停止层不存在时实施该等离子体蚀刻所产生的一距离。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体制作方法，以形成具有高深宽比的沟槽的半导体装置，其包括以下步骤：提供一停止层；提供交替的多个氧化物/多晶硅层，该些氧化物/多晶硅层配置于该停止层上；使用一等离子体过度蚀刻,以在该停止层上形成该些沟槽，该等离子体与该停止层反应以形成一个或多个聚合物，该或该些聚合物限制该过度蚀刻的范围，从而避免在该停止层中形成一凹槽，其中该过度蚀刻是用以维持该些沟槽的一底部蚀刻关键尺寸的大小。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其中该停止层是由一碳掺杂材料所形成。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体装置，其包括多个堆叠条，其中各个堆叠条包括：一底部停止层；一个或多个介电层；以及一个或多个导电层，该些介电层与该些导电层交替排列形成于该底部停止层上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中该底部停止层包括一个或多个多晶硅、氧化硅以及掺杂一或多个碳与硼的氮化硅。
前述的半导体装置，其中该介电层包括氧化物；以及该导电层包括多晶硅。
前述的半导体装置，还包括一聚合物材料，配置于该些堆叠条之间的该底部停止层的上方区域中。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知,本发明的主要技术内容如下：
为达到上述目的，本发明提供了一种伴随着制造高深宽比的半导体结构的新方法。在一范例中，本发明包括提供一结构,此结构包括：具有一第一氧化层的一半导体膜堆叠，其具有覆盖在第一氧化层上的一停止层、不同于停止层的成分且位于停止层上的一层或多层导电材料层，以及一层或多层介电层，接着覆盖的第二氧化层。本方法还包括使用一等离子体以移除部分导电层和/或介电层的过度蚀刻，产生或形成高深宽比的结构。过度蚀刻可在停止层的上表面中和/或靠近停止层的上表面中形成聚合物，聚合物作用以抑制停止层的蚀刻，穿透，举例来说，从而可以避免蚀刻穿透过深的深度至停止层中，并且可以降低或阻止底部蚀刻关键尺寸(EtchedCriticalDimension,ECD)的缩小。在本方法的一个实施方案中，聚合物的形成是借由等离子体与停止层的相互作用造成。
在另一实施方案中，提供停止层的步骤包括提供一层，此层包括一或更多多晶硅、氧化物(例如硅的氧化物)以及掺杂和/或布植一或更多碳与硼的氮化硅。
在又一实施方案中，提供结构的步骤包括提供氧化层以及包括多晶硅的导电材料。可在交替层(alternatelayer)中配置氧化物以及多晶硅(OxideandPolysilicon,OP)，高深宽比的结构可包括沟槽。
借由上述技术方案，本发明一种半导体制作方法及半导体装置至少具有下列优点及有益效果：本发明在过度蚀刻中可以控制凹槽深度以及底部蚀刻关键尺寸。
综上所述，本发明是有关于一种半导体制作方法及半导体装置，其可在过度蚀刻中控制凹槽深度以及底部蚀刻关键尺寸，该半导体装置包括与等离子体蚀刻反应以形成聚合物的碳掺杂/布植停止层，当高深宽比(high-aspect-ratio)的结构中过度蚀刻时，聚合物维持底部蚀刻关键尺寸(EtchedCriticalDimension,ECD)并且避免过深的凹槽深度。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1是绘示先前技术的可形成高深宽比的沟槽于其中的半导体堆叠的图。
图2是绘示具有已知高深宽比的沟槽的半导体装置部分地形成于图1的堆叠中的剖面图，且半导体装置引起对于蚀刻关键尺寸(EtchedCriticalDimension,ECD)以及氧化物凹槽深度的注意。
图3是绘示传统地排列(lining)以及填入(filling-in)图2的结构的沟槽的结果的图。
图4是绘示适合用于形成依照本发明的高深宽比的沟槽的包括停止层的半导体堆叠图。
图4A是绘示图4的半导体堆叠在蚀刻工艺程序中的中间级(intermediatestage)的图。
图5是绘示当在图4的半导体堆叠中形成沟槽时，图4的停止层对于底部ECD以及氧化物凹槽深度的影响的图。
图6是绘示图5的结构的沟槽的填入结果的图。
图7是绘示概述本发明方法的一实施方案的流程图。
230、330：沟槽250：半导体结构
251：结构255、355：第一氧化层
256、356：第二氧化层257、266：底部
260、360：多晶硅层265、365：氧化物层
268：障壁286、386：深度
287、387：底部ECD295：多晶硅
331：堆叠条350：半导体结构
351：结构354：底部氧化层
357：聚合物材料358：停止层
359：侧壁361：第一多晶硅层
368：ONO障壁375：非晶碳层(α-C层)
380：介电质抗反射镀膜层(DARC层)385：底部抗反射镀膜层(BARC层)
390：光阻图案395：导电材料
400、405、410、415、420：步骤
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种半导体制作方法及半导体装置其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。
现在叙述本发明的实施例和/或范例，并在所附图式中绘示本发明的实施例和/或范例，在一些实施方案中，本发明的例子被解释为按比例绘制,但是在其他实施方案中，并非每个例子都如此。在特定方面，在图式以及叙述中使用类似或相同的标号指示指相同、相似或类似的成分和/或元件,但是依照其他实施方案，不应使用类似或相同的标号指示。依照特定实施方案，方向性用语的使用将被做字面上的解释，例如顶部、底部、左、右、上、下、之上、上方、下方、之下、后面以及前面，但是在其他实施方案中不应使用相同的方向性用语。本发明可与各种集成电路工艺以及在本发明所属技术领域中传统地使用的其他技术相结合，并且有必要在此包括如此多普遍地实施的步骤以提供对于本发明的理解。大致上本发明在半导体装置以及制造的领域中具有应用性。然而，为了说明目的，下列叙述涉及高深宽比的沟槽的制造以及相关的制造方法。
请参阅图式所示，图1是绘示形成于一基板(未绘示)上的先前技术的半导体结构250，其包括一第一氧化层255以及导电材料(例如多晶硅层260)与介电材料(例如氧化物层265)的交替层的集合。一第二氧化层256是形成于OP层260/265上，伴随着注释额外层(未绘示)可覆盖于结构上以促进沟槽的形成。
这类的沟槽，如图2中所示的230，可用以形成位线(BitLine,BL)结构。半导体结构250可受到OP层260/265的蚀刻(也即OP蚀刻)的影响，举例来说，OP蚀刻使用一种(或多种)蚀刻剂的等离子体,例如三氟化氮、二氟甲烷、六氟化硫与氮(NF3/CH2F2/SF6/N2)以形成沟槽230，沟槽230具有伴随着如图2所示的结构251中的剖面的沟槽边界。图2的范例中的各个沟槽边界包括借由第二氧化层256覆盖的OP层260/265。
用于形成绘示于图2中的高深宽比的沟槽230的已知技术可包括过度蚀刻，例如以达到所需的沟槽深度。此过度蚀刻可产生不想要的增加于氧化物凹槽深度286中，借以蚀刻或蚀刻移除氧化层255的一部分，如上所述移除可以造成不可预知的装置性质以及性能。在图2的范例中，绘示氧化物凹槽深度为多晶硅层260的最下面的底部266与氧化层255中的沟槽的底部257之间的垂直距离。依照先前技术的过度蚀刻的额外不想要的副作用可以是窄化(也即缩小)蚀刻关键尺寸(EtchedCriticalDimension,ECD)。在图2的范例中，此尺寸是借由多晶硅层260的最下面的宽度所表示，多晶硅层260的ECD可指底部ECD287。
传统制造流程的额外步骤可包括沉积一障壁，举例来说，一氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)介电障壁268以沿着沟槽230排列，接着依照图3所绘示填入电性的导电材料如多晶硅295。依照此方法制成的装置可具有各个沟槽，各个沟槽包括做为衬垫(liner)的障壁材料以及举例来说包括多晶硅的导电填入(fill-in)。
请参阅图4所示，依照一实施例，借由提供一层或多层停止层，如停止层358，本发明可避免过深的氧化物深度(也即凹槽)以及底部ECD缩小。
依照图4中的范例，在一基板(未绘示)上形成半导体结构350，其包括具有自约至约的厚度的第一氧化层355，伴随着典型的厚度，举例来说，约停止层358接触层的集合的最底部部分(比照下方)，且停止层358是不同于层的集合的最底部部分(比照下方)的组合，以使停止层358位于层的集合与第一氧化层355之间。
停止层358可具有自约至约的厚度，伴随着约为的典型厚度，且停止层358可覆盖第一氧化层355。停止层358可包括材料，如多晶硅、氧化物(例如硅的氧化物)以及氮化硅(siliconnitride,SiN)。这类(多种)材料可被掺杂和/或布植元素，如碳、硼及其类似元素。
进一步形成半导体结构350，其包括覆盖停止层358的一底部氧化层354。层的集合可覆盖底部氧化层354，层的集合例如导电材料与绝缘(例如介电)材料的各层的多个交替层。底部氧化层354可具有约的典型厚度，可自约至约层的集合，例如交替层，可以包括一种或多种电性地导电材料以及介电材料，导电材料例如多晶硅层360，而介电材料例如氧化物层365，不同于停止层358的组成且可被理解为使用各自的技术，如硅烷分解(silanedecomposition)以及等离子体辅助化学气相沉积法(Plasma-EnhancedChemicalVaporDeposition,PECVD)以覆盖第一氧化层355。各个多晶硅层360以及氧化物层365可以具有自约至约的厚度，伴随着典型的数值，举例来说，图4的范例中对于多晶硅层360约对于氧化物层365约交替的氧化物/多晶硅(OP)层360/365的数目可自约8至约36或更多，伴随着图4中所示的8层的多晶硅层360。第二氧化层356具有自约至约的厚度，伴随着典型的数值，举例来说，是形成约例如在OP层360/365上使用如PECVD的技术。
沉积于图4所绘示的范例中的额外的层包括一非晶碳(amorphouscarbon,α-C)层375，非晶碳层375具有自约至约的厚度，伴随着典型的数值约一介电质抗反射镀膜(DielectricAntireflectiveCoating,DARC)层380覆盖α-C层375，DARC层380具有可以约为的厚度，或者可以为大至约而小至约DARC层380可被一底部抗反射镀膜(BottomAntireflectiveCoating,BARC)层385覆盖，底部抗反射镀膜层385具有最小值可约为而最大值可约为的厚度，伴随着典型厚度约为一光阻(photoresist,PR)图案390是沉积于BARC层385上，与将会接着形成沟槽的蚀刻结合。
在此范例中，光阻图案390对应沟槽的设计被形成于图4的结构的层中。可结合或设计这类的沟槽以形成位线(bitline,BL)结构。在这方面，半导体结构350可受到OP层360/365的蚀刻(也即OP蚀刻)的影响以完成BL结构。
用来产生可用于蚀刻以形成依照拟BL结构的沟槽的图案的流程可包括转换PR图案至BARC/DARC层385/380，举例来说，使用三氟化氮、二氟甲烷、六氟化硫与氮(NF3/CH2F2/SF6/N2)打开BARC/DARC，接着接续地借由α-C开启步骤可转换BARC/DARC图案至α-C层375，举例来说，借由羰基硫化物(carbonylsulfide,COS)/氧(O2)/氮(N2)化学反应。此流程的结果可产生如图4A所示的用于沟槽蚀刻的图案。遵循流程并因此产生图案的沟槽蚀刻可包括一OP蚀刻工艺(也即OP蚀刻)，举例来说，OP蚀刻使用一种(或多种)蚀刻剂的等离子体，如三氟化氮、二氟甲烷、六氟化硫与氮(NF3/CH2F2/SF6/N2)，可以实行以转换α-C图案至OP层360/365。此转换可因此在交替的OP层360/365的多个堆叠条331之间形成高深宽比的沟槽330。
请参阅图5的剖面图所示，沟槽330可具有沟槽边界，沟槽边界具有可自约50纳米至约200纳米的宽度，伴随着典型的数值，举例来说，约86纳米。在上面区域(例如顶部)的沟槽330的宽度可自约59纳米至约65纳米，伴随着典型的宽度，举例来说，约62纳米于图中的范例中。在下面区域(例如底部)的沟槽330可具有约54纳米的典型数值，或介于约51纳米至约57纳米之间的数值。
形成如图5中绘示的高深宽比的沟槽330可包括过度蚀刻以达到需要的沟槽特质如形状，或尺寸如深度。当提及的尺寸是深度，可自约至约伴随着典型的数值为约
依照本发明的一范例，在上述OP蚀刻的过程中，当到达停止层358时，一种(或多种)蚀刻剂的等离子体可与停止层358中的材料相互作用。此相互作用可造成额外或不同的聚合物材料357的形成，例如，举例来说，位于停止层358中和/或接近停止层358的一或多种类碳(carbon-like)聚合物。也就是说，聚合物材料357的分布可延伸至第一(也即最下面)多晶硅层361的侧壁359且可形成于沟槽330的底部部分(也即OP底部区域)。位于侧壁359的聚合物材料357可起作用以降低因为过度蚀刻造成的ECD缩小。此外，位于OP底部区域的聚合物可抑制OP底部区域中的进一步蚀刻和/或可降低穿透的深度，也即自第一多晶硅层361至停止层358的整体凹槽的深度386。
在完成OP蚀刻(例如干式蚀刻工艺)之后，可使用干式/湿式剥离(dry/wetstrip)移除过量的聚合物材料。
随后，可使用一障壁沿着(line)图5中的沟槽330排列，举例来说，ONO障壁368，且沟槽330可填入导电材料395，举例来说，如图6中所示的多晶硅。
进行实验以确认本发明的特定优点，实验包括在类似于图4的结构中进行上述形式的蚀刻。表1总结测量使用扫描电子显微镜(ScanningElectronMicroscope,SEM)获得的影像的三种OP蚀刻的结果。
表1
表1的第1列总结进行于图1中所示的代表不具有停止层(比照358)的先前技术工艺中的控制蚀刻结果。此范例中的蚀刻时间T1是参考时间,约为114秒。在指定的条件下，观察到凹槽深度为伴随着测量到的31.8纳米的底部ECD。
第二OP蚀刻，在类似于图4A的结构中进行且具有停止层(比照358)存在，除此之外实质上与先前技术的蚀刻相同。第二OP蚀刻的T2期间与T1大约相同，并产生如表1中所列出的凹槽深度相对于先前技术工艺中所观察到的凹槽深度降低约18％。在此范例中的底部ECD是33.7纳米，相对于先前技术制成的底部ECD增加约6％。也就是说，完全地排除底部ECD的缩小。
第三OP蚀刻，表示伴随着如图4A中所存在的停止层358的过度蚀刻，使用约为121秒的T3期间，T3的数值大于T1以及T2。过度蚀刻造成凹槽深度改变至约高于先前技术的数值约10％。然而，相对于先前技术的数值，底部ECD仍然实质上没有改变，甚至在此范例中略微地下降至31.7。
表1中的信息意味着或确认本发明对于用以制造具有高深宽比的半导体结构的蚀刻工艺，可以造成改进的性能，即使是在过度蚀刻存在时。请参阅图5所示，观察到实质上地排除先前技术现象的过度蚀刻过程中底部ECD387的缩小，而凹槽深度386中不想要的增加(如伴随着先前技术)可为少的，显著地不存在或不重要。相比较于降低/排除沟槽330中越往上的其他多晶硅层360的ECD的缩小，降低或排除底部多晶硅层360(也即底部ECD387)的ECD的缩小更困难。因此，预期沟槽330中其他多晶硅层360的ECD的缩小也可被衰减或排除。
在OP蚀刻工艺之后，可使用例如ONO障壁368沿着图5中的沟槽330排列，并且填入导电材料395，举例来说，如图6中所示的多晶硅。
图7的流程图中总结了本发明方法的一个实施方案。依照绘示的实施方案并参照图4，在步骤400提供半导体结构350；半导体结构350，遵循上列的叙述，可包括覆盖第一氧化层355的停止层358。在绘示的范例中,底部氧化层354覆盖停止层358。也提供半导体结构350，其包括借由介电层(例如第二氧化层356)覆盖的多个交替的多晶硅层360以及氧化物层365，以及如上所述参照图4的额外层，此范例中的额外层包括α-C层375、DARC层380、BARC层385以及图案化的PR层390。
在步骤405，图案化的PR的设计可被转换至BARC/DARC层385/380,并且因此转换至α-C层375。在步骤410，OP蚀刻于OP层360/365中形成具有高深宽比的沟槽330，OP蚀刻可使用蚀刻剂,如NF3/CH2F2,且OP蚀刻可包括或可不包括无意地或经过设计采用的过度蚀刻。形成于结构351中的沟槽330分离包括OP层360/365与第二氧化层356的多个堆叠条331。在OP蚀刻期间，除了当停止层358不存在时借由OP蚀刻产生的那些，停止层358可与一种(或多种)OP蚀刻剂反应以形成聚合物材料(也即额外的聚合物)。额外的聚合物材料357可包括多种材料中的任何一者，举例来说，具有大分子的类碳聚合物，大分子是由借由化学键连接至彼此的重复的次单元(subunit)所制成，额外的聚合物材料357可具有防止OP蚀刻和/或过度蚀刻进行到停止层358的深处的效应，以便影响一致性或性能，借以降低凹槽深度386(图5)，并且维持底部ECD387的宽度与在没有过度蚀刻时观察到的宽度实质上相同。
依照本方法的一实施方案，在沉积障壁材料之前可使用干式/湿式剥离以自图5的结构移除过量的聚合物以及蚀刻的副产物。图6绘示沉积障壁层的结果,障壁层可包括介电层如ONO层368以在步骤415沿着(line)沟槽330排列。接续地,在步骤420可实施填入导电材料395如金属和/或多晶硅。
虽然在此的揭露指特定绘示的实施例，应理解这些实施例已借由范例的方式表现，并非限制。结合停止层(比照358)与传统半导体制造方法的策略不需新的工具或制造流程中复杂的改变，即使在高的深宽比与过度蚀刻的存在下，可以同时达到维持ECD尺寸以及抑制凹槽深度的增加。本发明所属技术领域中具有通常知识的技术人员将明了本发明可应用于制造这类的半导体产品，如快闪记忆体、NAND以及NOR装置以及3D记忆体，因此改进这类装置的电气性能。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (10)

1.一种半导体制作方法，其特征在于其包括以下步骤：
提供一半导体膜堆叠，该半导体膜堆叠具有一第一氧化层、一停止层，该停止层覆盖该第一氧化层；
形成多个聚合物，该些聚合物接近该停止层的一上表面，该些聚合物作用以抑制该停止层的蚀刻，从而避免蚀刻穿透出过深的深度至该停止层，并且避免一底部蚀刻关键尺寸的缩小。
2.根据权利要求1所述的方法，其特征在于其中提供该停止层的步骤包括提供一种包括一个或多个多晶硅、氧化物以及掺杂一个或多个碳与硼的氮化硅的停止层。
3.一种半导体制作方法，以形成高深宽比的沟槽于半导体膜堆叠中，其特征在于其包括以下步骤：
提供多个多晶硅和/或氧化物层于一介电层上，该介电层位于一基板上；
配置一停止层与该些多晶硅和/或氧化物层的一底部接触，且该停止层具有不同于该些多晶硅和/或氧化物层的该底部的一组成，以使该停止层位于该些多晶硅和/或氧化物层与该介电层之间；以及
实施一等离子体蚀刻以在该些多晶硅和/或氧化物层中形成多个沟槽，该实施步骤有效维持该些沟槽的一底部蚀刻关键尺寸的大小，且该实施步骤在该停止层中并不产生一凹槽或在该停止层中产生可忽略的一凹槽。
4.根据权利要求3所述的方法，其特征在于其中实施该等离子体蚀刻产生一凹槽，该凹槽在该些多晶硅和/或氧化物层的该底部向下地延伸一距离，该距离小于当该停止层不存在时实施该等离子体蚀刻所产生的一距离。
5.一种半导体制作方法，以形成具有高深宽比的沟槽的半导体装置，其特征在于其包括以下步骤：
提供一停止层；
提供交替的多个氧化物/多晶硅层，该些氧化物/多晶硅层配置于该停止层上；
使用一等离子体过度蚀刻，以在该停止层上形成该些沟槽，该等离子体与该停止层反应以形成一个或多个聚合物，该或该些聚合物限制该过度蚀刻的范围，从而避免在该停止层中形成一凹槽，其中该过度蚀刻是用以维持该些沟槽的一底部蚀刻关键尺寸的大小。
6.根据权利要求5所述的方法，其特征在于其中该停止层是由一碳掺杂材料所形成。
7.一种半导体装置，其特征在于其包括多个堆叠条，其中各个堆叠条包括：
一底部停止层；
一个或多个介电层；以及
一个或多个导电层，该些介电层与该些导电层交替排列形成于该底部停止层上。
8.根据权利要求7所述的半导体装置，其特征在于其中该底部停止层包括一个或多个多晶硅、氧化硅以及掺杂一或多个碳与硼的氮化硅。
9.根据权利要求8所述的半导体装置，其特征在于其中：
该介电层包括氧化物；以及
该导电层包括多晶硅。
10.根据权利要求9所述的半导体装置，其特征在于其还包括一聚合物材料，配置于该些堆叠条之间的该底部停止层的上方区域中。
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