CN105590859B - 半导体结构及其形成方法 - Google Patents

Abstract

本发明提供一种半导体结构及其形成方法，所述半导体结构形成方法包括：提供半导体衬底，所述半导体衬底表面形成有若干金属栅极，所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底表面形成有第一介质层，所述第一介质层表面形成有第三介质层；形成覆盖所述金属栅极、第一介质层和第三介质层顶面的第二介质层；形成贯穿第二介质层和第三介质层的第一插塞通孔，暴露出第一介质层部分表面；对所述第一插塞通孔进行湿法刻蚀处理，形成第二插塞通孔；刻蚀暴露出的部分第一介质层，直至暴露出半导体衬底部分表面，形成第三插塞通孔。本方法能够改善第三插塞通孔的形成工艺稳定性，减少后续形成插塞的电阻值异常现象，改善半导体器件性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的快速发展，半导体器件的技术节点在不断减小，器件的尺寸也遵循摩尔定律不断缩小，由半导体器件接近物理极限所带来的各种工艺困难也相继出现。在半导体器件的制造中，在半导体衬底上形成MOS晶体管之后，会在其上继续形成介质层以覆盖MOS晶体管，并在MOS晶体管的栅极、源极和漏极上方的介质层中通过刻蚀等工艺形成若干开口，暴露出所述栅极、源极和漏极，所述开口称为插塞通孔(Contact Hole)。在后续的工艺中，在所述插塞通孔中填充例如钨等的金属，形成插塞，以实现MOS晶体管与上层互连结构之间的电连接。

随着半导体器件的尺寸不断减小，形成所述插塞通孔及插塞的制造工艺也越来越具有挑战性。随着MOS晶体管栅极尺寸的缩小，相邻栅极的间隔距离也在不断缩小，因此需要对应源极和漏极的插塞尺寸也相应的缩小，避免与栅极意外连接而造成器件失效。而插塞通孔较大的高宽比为制造工艺带来了困难，在现有技术中，由于插塞通孔较大的高宽比难以稳定控制形成所述插塞通孔的工艺，将造成插塞通孔形貌异常，导致后续形成的插塞电阻值异常或者插塞失效，进一步地造成半导体器件性能不稳定甚至整体失效。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，改善插塞通孔和插塞的形成工艺稳定性，进一步解决插塞电阻值异常甚至插塞失效的问题。

为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有若干金属栅极，所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底表面形成有第一介质层，所述第一介质层表面形成有第三介质层，所述第三介质层与金属栅极和第一介质层顶面齐平；形成覆盖所述金属栅极、第一介质层和第三介质层顶面的第二介质层；形成贯穿第二介质层和第三介质层的第一插塞通孔，所述第一插塞通孔位于相邻金属栅极之间，暴露出第一介质层部分表面；对所述第一插塞通孔进行湿法刻蚀处理，形成第二插塞通孔，所述第二插塞通孔底部尺寸大于第一插塞通孔底部尺寸；在形成第二插塞通孔之后，刻蚀暴露出的部分第一介质层，直至暴露出半导体衬底部分表面，形成第三插塞通孔。

可选的，形成所述金属栅极、第一介质层和第三介质层的步骤，包括：提供半导体衬底，所述半导体衬底表面形成有伪栅极，所述伪栅极顶面、侧面和未被伪栅极覆盖的半导体衬底表面形成有第一介质层薄膜，所述第一介质层薄膜表面形成有第三介质层薄膜；对所述第三介质层薄膜及第一介质层薄膜进行化学机械抛光，直至暴露出伪栅极顶面；去除所述伪栅极层直至暴露出金属层表面，形成沟槽；形成填充满所述沟槽的栅极层。

可选的，所述第三介质层薄膜为氧化硅，形成氧化硅的第三介质层薄膜的工艺为化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄或者正硅酸乙酯，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为400W～700W，工艺温度为450℃～700℃。

可选的，所述去除伪栅极层的工艺为干法刻蚀或者湿法刻蚀。

可选的，所述去除伪栅极层的干法刻蚀，刻蚀气体包含HBr、Cl₂、SF₆、NF₃、O₂、Ar、He、CH₂F₂和CHF₃中一种或几种，刻蚀气体的流量为50sccm～500sccm，气体压力为2mtorr～20mtorr，电场偏压为50V～450V，功率为200W～600W，温度为30℃～60℃。

可选的，所述去除伪栅极层的湿法刻蚀工艺，采用四甲基氢氧化铵的水溶液，四甲基氢氧化铵的质量百分比浓度范围为1％～10％，溶液温度为10℃～50℃，刻蚀时间为30秒～150秒。

可选的，所述第二介质层为厚度的氧化硅。

可选的，形成所述第二介质层的工艺为化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄或者正硅酸乙酯，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为700W～2000W，工艺温度为700℃～1500℃。

可选的，所述第一插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸的50％～80％。

可选的，形成所述第一插塞通孔的步骤，包括：在第二介质层表面形成图形化的掩模层；以所述掩模层为掩模，刻蚀所述第二介质层和第三介质层，直至暴露出第一介质层部分表面，形成第一插塞通孔；去除所述掩模层。

可选的，所述刻蚀第二介质层和第三介质层的工艺为干法刻蚀，刻蚀气体包含CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、SiF₄、Ar、He、O₂或者N₂中的一种或几种，刻蚀气体的流量为50sccm～500sccm，气体压力为2mtorr～20mtorr，电场偏压为150V～800V，功率为100W～800W，温度为40℃～80℃。

可选的，对所述第一插塞通孔进行湿法刻蚀处理采用氢氟酸的水溶液，其中氢氟酸的质量浓度百分比为0.05％～0.5％，溶液的温度为20℃～40℃，所述湿法刻蚀处理的工艺时间为1分钟～5分钟。

可选的，所述第二插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸的80％～90％。

可选的，所述刻蚀暴露出的部分第一介质层的工艺为干法刻蚀，刻蚀气体包括CF₄、CH₃F、CH₂F₂、CHF₃、CH₄、O₂、N₂、NF₃、Ar和He中一种或几种，刻蚀气体的流量为5sccm～300sccm，气体压力为2mtorr～15mtorr，电场偏压为50V～400V，功率为200W～500W，温度为30℃～60℃。

可选的，所述第三插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸的72％～90％。

可选的，所述半导体衬底为硅衬底、锗衬底或绝缘体上硅衬底。

可选的，所述金属栅极包括位于半导体衬底表面的栅介质层、位于栅介质层表面的金属层和位于金属层表面的栅极层，所述栅介质层包括位于半导体衬底表面的第一栅介质层和位于所述第一栅介质层表面的第二栅介质层。

可选的，所述第一栅介质层为厚度的SiO₂或者SiON，所述第二栅介质层为厚度的HfO₂、HfON、ZrO₂或者ZrON，所述金属层为厚度的Ti、TiN、TaN、Ta、TaC或者TaSiN，所述栅极层为厚度的铝。

可选的，所述第一介质层为厚度的氮化硅、氮氧化硅或者碳氧化硅。

本发明还提供一种采用上述任一方法形成的半导体结构，包括：半导体衬底，位于所述半导体衬底表面的若干金属栅极；位于所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底表面的第一介质层，位于所述第一介质层表面的第三介质层，所述第三介质层与金属栅极和第一介质层层顶面齐平；覆盖所述金属栅极、第一介质层和第三介质层顶面的第二介质层；贯穿所述第二介质层、第三介质层和第一介质层的第三插塞通孔，所述第三插塞通孔位于相邻金属栅极之间，且暴露出半导体衬底部分表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供一种半导体结构形成方法实施例，通过先形成位于第一介质层表面且与金属栅极和第一介质层顶面齐平的第三介质层，再形成覆盖金属栅极、第一介质层和第三介质层顶面的第二介质层，随后形成贯穿第二介质层和第三介质层的第一插塞通孔，通过湿法刻蚀处理扩大第一插塞通孔底部尺寸，形成第二插塞通孔，第二插塞通孔较大的底部尺寸有利于后续刻蚀第一介质层形成第三插塞通孔过程中反应副产物的排出，避免所述副产物覆盖第一介质层从而阻碍第一介质层的刻蚀，即避免了第一介质层的刻蚀剩余现象。

进一步地，第三介质层在氢氟酸水溶液条件下的湿法刻蚀速率高于第二介质层，通过氢氟酸水溶液的湿法刻蚀处理可以扩大第一插塞通孔剖面底部尺寸，形成第二插塞通孔。与第一插塞通孔底部尺寸与顶部尺寸之比为50％～80％相比较，第二插塞通孔底部尺寸与顶部尺寸之比为80％～90％，能够更有效的排出后续刻蚀第一介质层形成第三插塞通孔过程中的反应副产物。

进一步地，所述第三插塞通孔是以形成第二插塞通孔后的第二介质层及第三介质层为掩模，对第一介质层进行刻蚀形成的，因此第三插塞通孔中底部尺寸与第二插塞通孔底部尺寸接近，第三插塞通孔底部尺寸与顶部尺寸之比为72％～90％，较大的底部尺寸有利于后续金属钨填充，进而形成高质量的插塞，避免在金属钨的插塞中产生空洞，影响器件电学性能。

本发明提供一种半导体结构实施例，包括位于第一介质层表面且与金属栅极和第一介质层顶面齐平的第三介质层，覆盖金属栅极、第一介质层和第三介质层顶面的第二介质层，以及贯穿第二介质层、第三介质层和第一介质层的第三插塞通孔，其中第三插塞通孔剖面底部尺寸与顶部尺寸之比为72％～90％。所述第三插塞通孔具有较大的底部尺寸，能够避免第一介质层的刻蚀剩余现象，进一步地还有利于后续金属钨填充，进而形成高质量的插塞，避免在金属钨的插塞中产生空洞。

附图说明

图1至图3为本发明一实施例的半导体结构形成方法示意图；

图4至图11为本发明另一实施例的半导体结构形成方法示意图；

图12为本发明一实施例的半导体结构示意图。

具体实施方式

由背景技术可知，在现有技术中，由于插塞通孔较大的高宽比难以稳定控制形成所述插塞通孔的工艺，将造成插塞通孔形貌异常，导致后续形成的插塞电阻值异常或者插塞失效，进一步地造成半导体器件性能不稳定甚至整体失效。

为了进一步说明，本发明提供了一个半导体结构形成方法的实施例。

参考图1，提供半导体衬底10，在所述半导体衬底10表面形成有若干金属栅极，在所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底10表面形成有第一介质层12，在所述金属栅极及第一介质层12表面形成有第二介质层13，且所述第二介质层13覆盖金属栅极顶面。

所述金属栅极包括位于半导体衬底10表面的栅介质层111、位于栅介质层111表面的金属层112和位于金属层112表面的栅极层113，所述栅介质层111还包括位于半导体衬底10表面的第一栅介质层和位于所述第一栅介质层表面的第二栅介质层，所述第一栅介质层和第二栅介质层未在图1中示出。

所述第一栅介质层为厚度的SiO₂或者SiON，所述第二栅介质层为厚度的HfO₂、HfON、ZrO₂或者ZrON，所述金属层112为厚度的Ti、TiN、TaN、Ta、TaC或者TaSiN，所述栅极层113为厚度的铝。

所述第一介质层12为厚度的氮化硅、氮氧化硅或者碳氧化硅。

所述第二介质层13为氧化硅，第二介质层13高于金属栅极顶面的厚度为

参考图2，形成贯穿第二介质层13的第一插塞通孔14，所述第一插塞通孔14位于相邻金属栅极之间，暴露出第一介质层12部分表面。

所述第一插塞通孔14剖面的顶部尺寸大于底部尺寸，所述底部尺寸为顶部尺寸的50％～80％。

形成所述第一插塞通孔14的步骤，包括：在第二介质层13表面形成图形化的掩模层；以所述掩模层为掩模，刻蚀所述第二介质层13，直至暴露出第一介质层12部分表面，形成第一插塞通孔14；去除掩模层。

所述刻蚀第二介质层13的工艺为干法刻蚀，作为一个实施例，所述干法刻蚀的刻蚀气体包含CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、SiF₄、Ar、He、O₂或者N₂中的一种或几种，刻蚀气体的流量为50sccm～500sccm，气体压力为2mtorr～20mtorr，电场偏压为150V～800V，功率为100W～800W，温度为40℃～80℃。

参考图3，刻蚀所述暴露出的部分第一介质层12，形成第二插塞通孔15，暴露出半导体衬底10部分表面。

所述第二插塞通孔15剖面的底部尺寸小于顶部尺寸：第二插塞通孔15剖面的底部尺寸为第一插塞通孔14(请参考图2)底部尺寸的90％～100％，即第二插塞通孔15剖面的底部尺寸为第二插塞通孔15顶部尺寸的45％～80％。

所述第二插塞通孔15是以第二介质层13为掩模，对第一介质层12进行刻蚀形成的，所述刻蚀第一介质层12的工艺为干法刻蚀，作为一个实施例，所述干法刻蚀的刻蚀气体包括CF₄、CH₃F、CH₂F₂、CHF₃、CH₄、O₂、N₂、NF₃、Ar和He中一种或几种，刻蚀气体的流量为5sccm～300sccm，气体压力为2mtorr～15mtorr，电场偏压为50V～400V，功率为200W～500W，温度为30℃～60℃。

对上述实施例进行研究发现：在形成第二插塞通孔15的过程中，容易发生第一插塞通孔14下方的第一介质层12刻蚀剩余的现象，导致后续在第二插塞通孔15中填充的金属钨不能与半导体衬底10电连接，致使半导体器件失效；并且，后续在第二插塞通孔15中填充金属钨时容易出现孔洞，导致形成的插塞电阻值异常甚至断裂，直接影响半导体器件电学性能。

通过进一步研究发现，出现第一介质层12刻蚀剩余现象的原因是第一插塞通孔14剖面高宽比大、底部尺寸小，导致第一介质层12在刻蚀过程中被刻蚀反应的副产物覆盖，且所述副产物无法顺利从第一插塞通孔14底部排出，因此阻碍了后续的刻蚀过程，造成了第一介质层12刻蚀剩余的现象。而在后续填充金属钨时出现孔洞的原因则是第二插塞通孔15剖面高宽比大、底部尺寸小，使金属钨在第二插塞通孔15的底部附近生长速度慢、厚度不均且薄，导致了孔洞的形成。

需要说明的是，如果通过同时增加第一插塞通孔14顶部尺寸和底部尺寸的方法来改善上述问题，那么由于第一插塞通孔14剖面具有较大倾斜角度的侧壁，则扩大顶部尺寸和底部尺寸的同时严重缩小第一插塞通孔14与相邻金属栅极的间隙距离，容易在后续形成的插塞中产生一个大的寄生电容，甚至会导致金属栅极和插塞间的漏电现象，造成半导体器件性能不稳定甚至失效。

为解决上述问题，本发明提供了一种半导体结构的形成方法实施例，通过先形成位于第一介质层表面且与金属栅极和第一介质层顶面齐平的第三介质层，再形成覆盖金属栅极、第一介质层和第三介质层顶面的第二介质层，随后形成贯穿第二介质层和第三介质层的第一插塞通孔，其中第三介质层在氢氟酸水溶液条件下的湿法刻蚀速率高于第二介质层，通过氢氟酸水溶液的湿法刻蚀处理扩大第一插塞通孔剖面底部尺寸，形成第二插塞通孔。与第一插塞通孔底部尺寸与顶部尺寸之比50％～80％相比较，第二插塞通孔底部尺寸与顶部尺寸之比为80％～90％，第二插塞通孔较大的底部尺寸有利于后续刻蚀第一介质层形成第三插塞通孔过程中反应副产物的排出，避免所述副产物覆盖第一介质层从而阻碍第一介质层的刻蚀，即避免了第一介质层存在刻蚀剩余的现象。进一步地，所述第三插塞通孔是以形成第二插塞通孔后的第二介质层及第三介质层为掩模，对第一介质层进行刻蚀形成的，因此第三插塞通孔中底部尺寸与第二插塞通孔底部尺寸接近，第三插塞通孔底部尺寸与顶部尺寸之比为72％～90％，较大的底部尺寸有利于后续金属钨填充，进而形成高质量的插塞，避免在金属钨的插塞中产生空洞，影响器件电学性能。

为使本方法的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方法的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参考图4，提供半导体衬底200，所述半导体衬底200表面形成有若干金属栅极，所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底200表面形成有第一介质层202，所述第一介质层202表面形成有第三介质层203，所述第三介质层203与金属栅极和第一介质层202顶面齐平。

所述金属栅极包括位于半导体衬底200表面的栅介质层2011、位于栅介质层2011表面的金属层2012和位于金属层2012表面的栅极层2013，所述栅介质层2011还包括位于半导体衬底200表面的第一栅介质层和位于所述第一栅介质层表面的第二栅介质层，所述第一栅介质层和第二栅介质层未在图4中示出。

所述半导体衬底200为硅衬底、锗衬底或绝缘体上硅衬底。在本实施例中，以半导体衬底200为硅衬底的情况为例，作示范性说明。

所述第一栅介质层为厚度的SiO₂或者SiON，所述第二栅介质层为厚度的HfO₂、HfON、ZrO₂或者ZrON，所述金属层2012为厚度的Ti、TiN、TaN、Ta、TaC或者TaSiN，所述栅极层2013为厚度的铝。

所述第一介质层202为厚度的氮化硅、氮氧化硅或者碳氧化硅。

所述第三介质层203为氧化硅，形成氧化硅的第三介质层203采用的工艺为化学气相沉积。

形成所述金属栅极、第一介质层202和第三介质层203的步骤，包括：提供半导体衬底200，在所述半导体衬底200表面形成有伪栅极，在所述伪栅极顶面、侧面和未被伪栅极覆盖的半导体衬底表面形成有第一介质层薄膜，在所述第一介质层薄膜表面形成有第三介质层薄膜；对所述第三介质层薄膜及第一介质层薄膜进行化学机械抛光，直至暴露出伪栅极顶面；去除所述伪栅极层直至暴露出金属层表面，形成沟槽；形成填充满所述沟槽的栅极层2013。

下面对形成所述金属栅极、第一介质层202和第三介质层203的步骤做详细说明，参考图5至图7。

请参考图5，提供半导体衬底200，所述半导体衬底200表面形成有若干伪栅极，在所述伪栅极顶面、侧面和未被伪栅极覆盖的半导体衬底200表面形成有第一介质层薄膜2021，在所述第一介质层薄膜2021表面形成有第三介质层薄膜2031。

所述伪栅极包括位于半导体衬底200表面的栅介质层2011、位于栅介质层2011表面的金属层2012和位于金属层2012表面的伪栅极层2014，所述栅介质层2011还包括位于半导体衬底200表面的第一栅介质层和位于所述第一栅介质层表面的第二栅介质层，所述第一栅介质层和第二栅介质层未在图5中示出。

所述第一栅介质层为厚度的SiO₂或者SiON，所述第二栅介质层为厚度的HfO₂、HfON、ZrO₂或者ZrON，所述金属层2012为厚度的Ti、TiN、TaN、Ta、TaC或者TaSiN，所述伪栅极层2014为厚度的多晶硅。

所述第一介质层薄膜2021为厚度的氮化硅、氮氧化硅或者碳氧化硅。形成第一介质层薄膜2021的工艺为化学气相沉积、物理气相沉积或者原子层沉积。

所述第三介质层薄膜2031为氧化硅，形成氧化硅的第三介质层薄膜2031采用的工艺为化学气相沉积。需要说明的是，本实施例形成第三介质层薄膜2031的化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄或者正硅酸乙酯，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为400W～700W，工艺温度为450℃～700℃。

形成所述氧化硅的第三介质层薄膜2031的化学气相沉积工艺采用了400W～700W的激发功率以及450℃～700℃的工艺温度，而后续形成氧化硅的第二介质层的化学气相沉积工艺采用了700W～2000W的激发功率以及700℃～1500℃的工艺温度，通过较低激发功率和较低工艺温度形成的第三介质层薄膜，与第二介质层相比结构更疏松，对干法刻蚀和湿法刻蚀的刻蚀速率也更快。

请参考图6，对所述第三介质层薄膜2031及第一介质层薄膜2021进行化学机械抛光，直至暴露出伪栅极顶面。

对所述第三介质层薄膜2031(请参考图5)及第一介质层薄膜2021(请参考图5)进行化学机械抛光后，形成了第一介质层202和第三介质层203，且伪栅极、第一介质层202和第三介质层203顶部齐平。

参考图7，去除所述伪栅极层2014(请参考图6)直至暴露出金属层2012表面，形成沟槽2015。

去除所述伪栅极层2014的工艺可以为干法刻蚀或者湿法刻蚀。

所述去除伪栅极层2014的干法刻蚀工艺，作为一个实施例，刻蚀气体包含HBr、Cl₂、SF₆、NF₃、O₂、Ar、He、CH₂F₂和CHF₃中一种或几种，刻蚀气体的流量为50sccm～500sccm，气体压力为2mtorr～20mtorr，电场偏压为50V～450V，功率为200W～600W，温度为30℃～60℃。

所述去除伪栅极层2014的湿法刻蚀工艺，作为一个实施例，采用四甲基氢氧化铵(TMAH)的水溶液，四甲基氢氧化铵的质量百分比浓度范围为1％～10％，溶液温度为10℃～50℃，刻蚀时间为30秒～150秒。

接下来请继续参考图4，形成填充满所述沟槽2015(请参考图7)的栅极层2013。

所述栅极层2013为金属铝，铝的栅极层2013厚度为

形成所述栅极层2013的步骤，包括：形成覆盖第一介质层202顶面、第三介质层203顶面、沟槽2015(参考图7)侧面及底面的栅极层薄膜，且所述栅极层薄膜填充满沟槽2015(参考图7)；对所述栅极层薄膜进行化学机械抛光，直至暴露出第一介质层202顶面和第三介质层203顶面。

形成所述栅极层薄膜的工艺为物理气相沉积、电化学沉积或者原子层沉积。

接下来请参考图8，形成覆盖所述金属栅极、第一介质层202和第三介质层203顶面的第二介质层204。

所述第二介质层204为氧化硅，第二介质层204的厚度为形成所述第二介质层204的工艺为化学气相沉积。

需要说明的是，本实施例形成第二介质层204的化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄或者正硅酸乙酯，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为700W～2000W，工艺温度为700℃～1500℃。

在本实施例中，形成氧化硅的第二介质层204的化学气相沉积采用了700W～2000W的激发功率以及700℃～1500℃的工艺温度，与第三介质层203的氧化硅相比较，第二介质层204的氧化硅结构更致密，对干法刻蚀和湿法刻蚀的刻蚀速率也更慢。

参考图9，形成贯穿第二介质层204和第三介质层203的第一插塞通孔205，所述第一插塞通孔205位于相邻金属栅极之间，暴露出第一介质层202部分表面。

所述第一插塞通孔205剖面的顶部尺寸大于底部尺寸，所述底部尺寸为顶部尺寸的50％～80％。

形成所述第一插塞通孔205的步骤，包括：在第二介质层204表面形成图形化的掩模层；以所述掩模层为掩模，刻蚀所述第二介质层204和第三介质层203，直至暴露出第一介质层202部分表面，形成第一插塞通孔205；去除所述掩模层。

所述刻蚀第二介质层204和第三介质层203的工艺为干法刻蚀，作为一个实施例，所述干法刻蚀的刻蚀气体包含CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、SiF₄、Ar、He、O₂或者N₂中的一种或几种，刻蚀气体的流量为50sccm～500sccm，气体压力为2mtorr～20mtorr，电场偏压为150V～800V，功率为100W～800W，温度为40℃～80℃。

需要说明的是，虽然第二介质层204和第三介质层203因氧化硅的结构疏密程度不同而使其在上述干法刻蚀条件下的刻蚀速率不相同，但是由于所述干法刻蚀工艺在沿第一插塞通孔205纵向方向上拥有良好的各向异性刻蚀效果，因此第二介质层204和第三介质层203沿第一插塞通孔205横向方向的刻蚀量差异不明显，所形成的贯穿第二介质层204及第三介质层203的第一插塞通孔205剖面具有连贯的倾斜侧壁，即所述第一插塞通孔205在第二介质层204中的部分与在第三介质层203中的部分其剖面侧壁的斜率相同。

参考图10，对所述第一插塞通孔进行湿法刻蚀处理，形成第二插塞通孔206，所述第二插塞通孔206底部尺寸大于第一插塞通孔底部尺寸。

所述湿法刻蚀处理的工艺采用氢氟酸的水溶液，其中氢氟酸的质量浓度百分比为0.05％～0.5％，溶液的温度为20℃～40℃，所述湿法刻蚀处理的工艺时间为1分钟～5分钟。在本实施例中，以氢氟酸的质量百分比浓度为0.1％的情况为例，作示范性说明。

进行湿法刻蚀处理后，所述第二插塞通孔206剖面的顶部尺寸大于底部尺寸，所述底部尺寸为顶部尺寸的80％～90％。

需要说明的是，第二插塞通孔206在氢氟酸质量百分比浓度0.1％的湿法刻蚀工艺下，所述氢氟酸溶液对第二插塞通孔206位于第二介质层204中的部分与位于第三介质层203中的部分刻蚀量有所差异。氢氟酸质量百分比浓度0.1％的溶液对第三介质层203的刻蚀速率是对第二介质层204刻蚀速率的4倍至5倍，又由于上述湿法刻蚀处理为各向同性刻蚀，因此第二插塞通孔206位于第三介质层203中的部分在湿法刻蚀处理中沿第二插塞通孔206横向方向的刻蚀量也是第二插塞通孔206位于第二介质层204部分的4倍至5倍。与第一插塞通孔205(参考图9)相比，第二插塞通孔206的底部尺寸得到了扩大，因此其与顶部尺寸之比也得到了增加，从第一插塞通孔205底部尺寸与顶部尺寸之比50％～80％，变为了第二插塞通孔206中底部尺寸与顶部尺寸之比80％～90％，虽然第二插塞通孔206的顶部尺寸与第一插塞通孔相比也得到了扩大，但是通过选用合适的湿法刻蚀处理工艺条件，能够在保证将第二插塞通孔底部尺寸扩大至所需范围时，尽量小的造成顶部尺寸的扩大，从而避免第二插塞通孔的整体尺寸扩大而影响器件电学性能。

通过湿法刻蚀处理之后，第二插塞通孔206剖面的底部尺寸扩大为了顶部尺寸的80％～90％，所述第二插塞通孔206具有较大的底部尺寸，在后续对暴露出的部分第一介质层202进行刻蚀过程中，有利于刻蚀副产物的顺利排出，避免产生阻碍第一介质层202刻蚀从而出现第一介质层202刻蚀剩余的现象。

参考图11，刻蚀暴露出的部分第一介质层202，直至暴露出半导体衬底200部分表面，形成第三插塞通孔207。

所述第三插塞通孔207剖面的顶部尺寸大于底部尺寸，第三插塞通孔207的底部尺寸为第二插塞通孔206(参考图10)底部尺寸的90％～100％，即第三插塞通孔207的底部尺寸为其顶部尺寸的72％～90％。在本实施例中，以第三插塞通孔207的底部尺寸与第二插塞通孔206(参考图10)底部尺寸相等的情况为例，作示范性说明，请参考图11。

所述第三插塞通孔207是以形成第二插塞通孔206(请参考图10)后的第二介质层204及第三介质层203为掩模，对第一介质层202进行刻蚀形成的，所述刻蚀第一介质层201的工艺为干法刻蚀，作为一个实施例，所述干法刻蚀的刻蚀气体包括CF₄、CH₃F、CH₂F₂、CHF₃、CH₄、O₂、N₂、NF₃、Ar和He中一种或几种，刻蚀气体的流量为5sccm～300sccm，气体压力为2mtorr～15mtorr，电场偏压为50V～400V，功率为200W～500W，温度为30℃～60℃。

由于第二插塞通孔206(参考图10)通过湿法刻蚀处理，在第一插塞通孔205(参考图9)的基础上扩大了底部尺寸，因此在以第二介质层204和第三介质层203为掩模刻蚀暴露出的部分第一介质层202时，刻蚀产生的副产物能够较为顺利地从第二插塞通孔206底部排出，避免了副产物覆盖在暴露出的部分第一介质层202表面而阻碍刻蚀反应的进行，也就大大降低了第一介质层202刻蚀剩余现象的几率。

在本实施例中，第三插塞通孔207后续将形成插塞，因此第三插塞通孔207的剖面形貌也会影响插塞的形成质量。与图1至图3所述实施例中的第二插塞通孔15相比较，本实施例中的第三插塞通孔207底部尺寸与顶部尺寸之比较高，即第三插塞通孔207的整体开口尺寸较大且均匀，这样的第三插塞通孔207有利于后续的金属钨填充，进而形成高质量的插塞，避免在金属钨的插塞中产生空洞，影响器件电学性能。

本发明还提供了一种基于上述任一半导体结构形成方法实施例形成的半导体结构，参考图12，所述半导体结构包括：

半导体衬底300，位于所述半导体衬底300表面的若干金属栅极；

位于所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底300表面的第一介质层302，位于所述第一介质层302表面的第三介质层303，所述第三介质层302与金属栅极和第一介质层302顶面齐平；

覆盖所述金属栅极、第一介质层302和第三介质层303顶面的第二介质层304；

贯穿所述第二介质层304、第三介质层303和第一介质层302的第三插塞通孔305，所述第三插塞通孔305位于相邻金属栅极之间，且暴露出半导体衬底300部分表面。

所述半导体衬底200为硅衬底、锗衬底或绝缘体上硅衬底。在本实施例中，以半导体衬底200为硅衬底的情况为例，作示范性说明。

所述金属栅极包括位于半导体衬底300表面的栅介质层3011、位于栅介质层3011表面的金属层3012和位于金属层3012表面的栅极层3013，所述栅介质层3011还包括位于半导体衬底300表面的第一栅介质层和位于所述第一栅介质层表面的第二栅介质层，所述第一栅介质层和第二栅介质层未在图12中示出。

所述第一栅介质层为厚度的SiO₂或者SiON，所述第二栅介质层为厚度的HfO₂、HfON、ZrO₂或者ZrON，所述金属层3012为厚度的Ti、TiN、TaN、Ta、TaC或者TaSiN，所述栅极层3013为厚度的铝。

所述第一介质层302为厚度氮化硅、氮氧化硅或者碳氧化硅。

所述第三介质层303为氧化硅，第三介质层303的氧化硅结构较比第二介质层304疏松，形成所述结构疏松的第三介质层303的工艺为化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄或者正硅酸乙酯，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为400W～700W，工艺温度为450℃～700℃。

所述第二介质层304为氧化硅，第二介质层304的氧化硅结构较比第三介质层303致密，形成所述结构致密的第二介质层304的工艺为化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄或者正硅酸乙酯，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为700W～2000W，工艺温度为700℃～1500℃。

所述第三介质层303在氢氟酸水溶液条件下的刻蚀速率是第二介质层303的4倍至5倍。

所述第三插塞通孔305剖面的顶部尺寸大于底部尺寸，其底部尺寸与顶部尺寸之比为72％～90％。

在本实施例中，所述第三插塞通孔305具有较大的底部尺寸，能够避免第一介质层302的刻蚀剩余现象，进一步地还有利于后续金属钨填充，进而形成高质量的插塞，避免在金属钨的插塞中产生空洞。

综上，本发明提供的半导体结构形成方法实施例，通过先形成位于第一介质层表面且与金属栅极和第一介质层顶面齐平的第三介质层，再形成覆盖金属栅极、第一介质层和第三介质层顶面的第二介质层，随后形成贯穿第二介质层和第三介质层的第一插塞通孔，通过湿法刻蚀处理扩大第一插塞通孔底部尺寸，形成第二插塞通孔，第二插塞通孔较大的底部尺寸有利于后续刻蚀第一介质层形成第三插塞通孔过程中反应副产物的排出，避免所述副产物覆盖第一介质层从而阻碍第一介质层的刻蚀，即避免了第一介质层的刻蚀剩余现象。

进一步地，第三介质层在氢氟酸水溶液条件下的湿法刻蚀速率高于第二介质层，通过氢氟酸水溶液的湿法刻蚀处理可以扩大第一插塞通孔剖面底部尺寸，形成第二插塞通孔。与第一插塞通孔底部尺寸与顶部尺寸之比为50％～80％相比较，第二插塞通孔底部尺寸与顶部尺寸之比为80％～90％，能够更有效的排出后续刻蚀第一介质层形成第三插塞通孔过程中的反应副产物。

进一步地，所述第三插塞通孔是以形成第二插塞通孔后的第二介质层及第三介质层为掩模，对第一介质层进行刻蚀形成的，因此第三插塞通孔中底部尺寸与第二插塞通孔底部尺寸接近，第三插塞通孔底部尺寸与顶部尺寸之比为72％～90％，较大的底部尺寸有利于后续金属钨填充，进而形成高质量的插塞，避免在金属钨的插塞中产生空洞，影响器件电学性能。

本发明提供的半导体结构实施例，包括位于第一介质层表面且与金属栅极和第一介质层顶面齐平的第三介质层，覆盖金属栅极、第一介质层和第三介质层顶面的第二介质层，以及贯穿第二介质层、第三介质层和第一介质层的第三插塞通孔，其中第三插塞通孔剖面底部尺寸与顶部尺寸之比为72％～90％。所述第三插塞通孔具有较大的底部尺寸，能够避免第一介质层的刻蚀剩余现象，进一步地还有利于后续金属钨填充，进而形成高质量的插塞，避免在金属钨的插塞中产生空洞。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有若干金属栅极，所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底表面形成有第一介质层，所述第一介质层表面形成有第三介质层，所述第三介质层与金属栅极和第一介质层顶面齐平；

形成覆盖所述金属栅极、第一介质层和第三介质层顶面的第二介质层；

形成贯穿第二介质层和第三介质层的第一插塞通孔，所述第一插塞通孔位于相邻金属栅极之间，暴露出第一介质层部分表面；

对所述第一插塞通孔进行湿法刻蚀处理，形成第二插塞通孔，所述第二插塞通孔底部尺寸大于第一插塞通孔底部尺寸；

在形成第二插塞通孔之后，刻蚀暴露出的部分第一介质层，直至暴露出半导体衬底部分表面，形成第三插塞通孔。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述金属栅极、第一介质层和第三介质层的步骤，包括：提供半导体衬底，所述半导体衬底表面形成有伪栅极，所述伪栅极包括位于所述半导体衬底表面的栅介质层、位于所述栅介质层表面的金属层和位于所述金属层表面的伪栅极层，所述伪栅极顶面、侧面和未被伪栅极覆盖的半导体衬底表面形成有第一介质层薄膜，所述第一介质层薄膜表面形成有第三介质层薄膜；对所述第三介质层薄膜及第一介质层薄膜进行化学机械抛光，直至暴露出伪栅极顶面；去除所述伪栅极层直至暴露出金属层表面，形成沟槽；形成填充满所述沟槽的栅极层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第三介质层薄膜为氧化硅，形成氧化硅的第三介质层薄膜的工艺为化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为400W～700W，工艺温度为450℃～700℃。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述去除伪栅极层的工艺为干法刻蚀或者湿法刻蚀。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述去除伪栅极层的干法刻蚀，刻蚀气体包含HBr、Cl₂、SF₆、NF₃、O₂、Ar、He、CH₂F₂和CHF₃中一种或几种，刻蚀气体的流量为50sccm～500sccm，气体压力为2mtorr～20mtorr，电场偏压为50V～450V，功率为200W～600W，温度为30℃～60℃。

6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述去除伪栅极层的湿法刻蚀工艺，采用四甲基氢氧化铵的水溶液，四甲基氢氧化铵的质量百分比浓度范围为1％～10％，溶液温度为10℃～50℃，刻蚀时间为30秒～150秒。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层为厚度的氧化硅。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第二介质层的工艺为化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH₄，所述氧源气体为O₂、O₃或者H₂O，混合气体的压强为0.1mtorr～100mtorr，混合气体的激发功率为700W～2000W，工艺温度为700℃～1500℃。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸的50％～80％。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一插塞通孔的步骤，包括：在第二介质层表面形成图形化的掩模层；以所述掩模层为掩模，刻蚀所述第二介质层和第三介质层，直至暴露出第一介质层部分表面，形成第一插塞通孔；去除所述掩模层。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述刻蚀第二介质层和第三介质层的工艺为干法刻蚀，刻蚀气体包含CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、SiF₄、Ar、He、O₂或者N₂中的一种或几种，刻蚀气体的流量为50sccm～500sccm，气体压力为2mtorr～20mtorr，电场偏压为150V～800V，功率为100W～800W，温度为40℃～80℃。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第一插塞通孔进行湿法刻蚀处理采用氢氟酸的水溶液，其中氢氟酸的质量浓度百分比为0.05％～0.5％，溶液的温度为20℃～40℃，所述湿法刻蚀处理的工艺时间为1分钟～5分钟。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸的80％～90％。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀暴露出的部分第一介质层的工艺为干法刻蚀，刻蚀气体包括CF₄、CH₃F、CH₂F₂、CHF₃、CH₄、O₂、N₂、NF₃、Ar和He中一种或几种，刻蚀气体的流量为5sccm～300sccm，气体压力为2mtorr～15mtorr，电场偏压为50V～400V，功率为200W～500W，温度为30℃～60℃。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸的72％～90％。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底为硅衬底、锗衬底或绝缘体上硅衬底。

17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属栅极包括位于半导体衬底表面的栅介质层、位于栅介质层表面的金属层和位于金属层表面的栅极层，所述栅介质层包括位于半导体衬底表面的第一栅介质层和位于所述第一栅介质层表面的第二栅介质层。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一栅介质层为厚度的SiO₂或者SiON，所述第二栅介质层为厚度的HfO₂、HfON、ZrO₂或者ZrON，所述金属层为厚度的Ti、TiN、TaN、Ta、TaC或者TaSiN，所述栅极层为厚度的铝。

19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层为厚度的氮化硅、氮氧化硅或者碳氧化硅。

20.一种根据权利要求1至权利要求19任一项方法所形成的半导体结构，其特征在于，包括：

半导体衬底，位于所述半导体衬底表面的若干金属栅极；

位于所述金属栅极侧壁及未被金属栅极覆盖的半导体衬底表面的第一介质层，位于所述第一介质层表面的第三介质层，所述第三介质层与金属栅极和第一介质层顶面齐平；

覆盖所述金属栅极、第一介质层和第三介质层顶面的第二介质层；

贯穿所述第二介质层、第三介质层和第一介质层的第三插塞通孔，所述第三插塞通孔位于相邻金属栅极之间，且暴露出半导体衬底部分表面。