CN104425222B - 图形化方法 - Google Patents

图形化方法 Download PDF

Info

Publication number
CN104425222B
CN104425222B CN201310383308.4A CN201310383308A CN104425222B CN 104425222 B CN104425222 B CN 104425222B CN 201310383308 A CN201310383308 A CN 201310383308A CN 104425222 B CN104425222 B CN 104425222B
Authority
CN
China
Prior art keywords
layer
etched
etching
hard mask
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310383308.4A
Other languages
English (en)
Other versions
CN104425222A (zh
Inventor
周俊卿
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310383308.4A priority Critical patent/CN104425222B/zh
Publication of CN104425222A publication Critical patent/CN104425222A/zh
Application granted granted Critical
Publication of CN104425222B publication Critical patent/CN104425222B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005Formation and after-treatment of dielectrics
    • H01L2221/101Forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种图形化方法,包括:提供基底;在所述基底上形成待刻蚀层;在所述待刻蚀层上形成硬掩膜层;在所述硬掩膜层上形成富碳层;在所述富碳层上形成图形化的光刻胶;以图形化的光刻胶为掩膜,刻蚀富碳层、硬掩膜层和待刻蚀层,形成图形化的富碳层、图形化的硬掩膜层和图形化的待刻蚀层。本发明提供的图形化方法,可以得到尺寸精确、形貌良好的图形化的待刻蚀层。

Description

图形化方法
技术领域
本发明涉及半导体领域,特别涉及到一种图形化方法。
背景技术
在半导体集成电路制造工艺中,通过一系列的工序,例如淀积、光刻、刻蚀等,在半导体衬底上形成半导体结构。其中,光刻工艺是为了在光刻胶中形成所需图案,得到图形化的光刻胶,定义出待刻蚀区域。刻蚀工艺用于将图形化的光刻胶中的图案转移至待刻蚀层中。但实践发现,图形化的光刻胶容易被消耗,可能导致待刻蚀层还未完成图形化,所述图形化的光刻胶就已经被消耗完,无法完成待刻蚀层的图形化。
现有技术中,常用的做法是:在刻蚀过程中使用硬掩膜层,先将图形化的光刻胶中的图案转移至硬掩膜层中,然后以图形化的硬掩膜层为掩膜,完成所述待刻蚀层的图形化。
现有技术中,刻蚀待刻蚀层的方法包括:
参考图1,提供基底1。
参考图2,在所述基底1上形成待刻蚀层2。
参考图3,在所述待刻蚀层2上形成硬掩膜层3。
参考图4,在所述硬掩膜层3上形成图形化的光刻胶4。
参考图5,以所述图形化的光刻胶4为掩膜,刻蚀所述硬掩膜层3,形成图形化的硬掩膜层31,图形化的硬掩膜层31中形成第一窗口5。然后去除所述图形化的光刻胶4。
由于刻蚀所述硬掩膜层3时,不可能保证完全纵向刻蚀所述硬掩膜层3,还会对所述硬掩膜层3进行横向刻蚀,所述第一窗口5的侧壁呈凹形。
参考图6,以所述图形化的硬掩膜层31为掩膜,刻蚀所述待刻蚀层2,形成图形化的待刻蚀层21,所述图形化的待刻蚀层21中形成第二窗口6。
由于第一窗口5的侧壁呈凹形,导致图形化的待刻蚀层21尺寸不精确;而且,刻蚀待刻蚀层2时,也会对所述待刻蚀层2横向刻蚀,导致所述第二窗口6的侧壁呈凹形,所述图形化的待刻蚀层21形貌不好。
发明内容
本发明解决的问题是现有技术中得到的图形化的待刻蚀层尺寸不精确,且形貌不好。
为解决上述问题,本发明提供一种图形化方法,包括:提供基底;在所述基底上形成待刻蚀层;在所述待刻蚀层上形成硬掩膜层;在所述硬掩膜层上形成富碳层;在所述富碳层上形成图形化的光刻胶;以图形化的光刻胶为掩膜,刻蚀富碳层、硬掩膜层和待刻蚀层,形成图形化的富碳层、图形化的硬掩膜层和图形化的待刻蚀层。
可选的,所述富碳层为SiOC层或SiC层。
可选的,在所述待刻蚀层上形成硬掩膜层前,在所述待刻蚀层上形成刻蚀停止层,所述硬掩膜层形成在所述刻蚀停止层上。
可选的,所述刻蚀停止层为SiOC层、SiC层、Si3N4层或SiO2层。
可选的,使用CHF3和O2等离子体刻蚀所述富碳层;或者,使用CHF3、O2和CF4等离子体刻蚀所述富碳层。
可选的,刻蚀所述富碳层后,刻蚀所述硬掩膜层前,还包括:使用等离子体刻蚀所述硬掩膜层暴露的上表面,以去除残留在硬掩膜层暴露的上表面上的残渣。
可选的,所述等离子体刻蚀为含氧等离子体刻蚀。
可选的,所述含氧等离子体为O2和N2等离子体。
可选的,刻蚀所述硬掩膜层后,刻蚀所述待刻蚀层前还包括:使用等离子体刻蚀所述待刻蚀层暴露的上表面,以去除残留在待刻蚀层暴露的上表面上的残渣。
可选的,等离子体刻蚀为含氧和含氯等离子体刻蚀。
可选的,等离子体刻蚀包括:使用O2和Cl2等离子体刻蚀所述待刻蚀层上表面;使用O2和N2等离子体刻蚀所述待刻蚀层上表面。
可选的,所述待刻蚀层为低k介质层、硅层或金属层。
可选的,所述待刻蚀层为低k介质层,图形化的待刻蚀层中形成了接触孔或通孔;或者,所述待刻蚀层为硅层,图形化的待刻蚀层为栅极或伪栅极;或者,所述待刻蚀层为金属层,图形化的待刻蚀层为互连线。
可选的,所述待刻蚀层的厚度为
可选的,所述硬掩膜层的厚度为
可选的,所述硬掩膜层为TiN层或BN层。
与现有技术相比,本发明的技术方案具有以下优点:
本技术方案在所述硬掩膜层上形成富碳层,通过所述图形化的光刻胶刻蚀所述富碳层时,会产生残渣。
刻蚀硬掩膜层时,硬掩膜层中形成窗口,这些残渣会附着在硬掩膜层中的窗口侧壁,阻止横向刻蚀硬掩膜层,有利于得到尺寸精确,且形貌良好的图形化的待刻蚀层。
刻蚀待刻蚀层时,待刻蚀层中也形成窗口,所述残渣会附着在待刻蚀层中的窗口侧壁,阻止横向待刻蚀层层,有利于得到尺寸精确,且形貌良好的图形化的待刻蚀层。
附图说明
图1至图6是现有技术中图形化方法中各阶段的剖面结构示意图;
图7至图17是本实施例图形化方法中各阶段的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
本实施例提供一种图形化方法,包括:
参考图7,提供基底110。
基底110可为硅基底、硅锗基底、绝缘体上硅(silicon on insulator,SOI)基底等常规的半导体基底。
在其他实施例中,所述基底110中还形成有半导体器件(未示出),例如具有栅极、源极和漏极的金属氧化物半导体器件。所述基底还可以形成有金属互连结构(未示出),如金属互连线或插塞。
参考图8,在所述基底110上形成待刻蚀层120。
形成所述待刻蚀层120的方法可以为化学气相沉积、物理气相沉积、原子层沉积等本领域所熟知的方法。
在具体实施例中,所述待刻蚀层120的厚度为
在具体实施例中,所述待刻蚀层120为低k介质层,如无定形碳氮层、多晶硼氮层、氟硅玻璃层、多孔SiOCH层、多孔金刚石层或本领域所熟知的其他低k材料层。所述待刻蚀层120图形化后,图形化的待刻蚀层中形成了接触孔或通孔。
在其他实施例中,所述待刻蚀层120也可以为硅层,图形化后形成栅极;或者所述待刻蚀层120为金属,图形化后形成金属互连线。
参考图9,在所述待刻蚀层120上形成硬掩膜层130。
形成所述硬掩膜层130的方法可以为化学气相沉积、物理气相沉积、原子层沉积等本领域所熟知的方法。
所述硬掩膜层130为TiN层、BN层或本领域所熟知的其他硬掩膜层。
在具体实施例中,所述硬掩膜层130的厚度为
形成所述硬掩膜层130的作用是先将图形化的光刻胶中的图案转移至所述硬掩膜层130中,形成图形化的硬掩膜层,然后再以所述图形化的硬掩膜层为掩膜,刻蚀所述待刻蚀层120。由于刻蚀待刻蚀层120时,所述待刻蚀层120与所述图形化的硬掩膜层具有高的刻蚀选择比,可以顺利完成所述待刻蚀层120的图形化。
在其他实施例中,在所述待刻蚀层120上形成硬掩膜层130前,在所述待刻蚀层120上形成刻蚀停止层,所述硬掩膜层130形成在所述刻蚀停止层上。所述刻蚀停止层的作用是作为刻蚀所述硬掩膜层130的刻蚀停止层,保护所述待刻蚀层120。所述刻蚀停止层为SiOC层、SiC层、Si3N4层、SiO2层或本领域所熟知的其他材料层。
参考图10,在所述硬掩膜层130上形成富碳层140。
形成富碳层140的方法可以为化学气相沉积、物理气相沉积、原子层沉积等本领域所熟知的方法。
所述富碳层140中含碳量较多,且在刻蚀过程中可产生不挥发的聚合物等残渣。
其次,形成富碳层140后,还需要对所述富碳层140进行平坦化处理,如化学机械研磨,使富碳层140上表面平坦,为后续在富碳层140上形成图形化的光刻胶提供平坦表面。富碳层140需要具有一定的硬度,以保证平坦化处理后,富碳层140上表面光滑平坦。
在具体实施例中,所述富碳层140为SiOC层、SiC层或本领域所熟知的其他具有所需硬度的富碳层。
参考图11,在所述富碳层140上形成图形化的光刻胶150。
在其他实施例中,所述图形化的光刻胶150与所述富碳层140之间还形成有底部抗反射层,以减小形成图形化的光刻胶150时产生的反射,实现精细图形的精确转移。
然后,以所述图形化的光刻胶150为掩膜,刻蚀富碳层140、硬掩膜层130和待刻蚀层120,形成图形化的富碳层、图形化的硬掩膜层和图形化的待刻蚀层,包括:
参考图12,以所述图形化的光刻胶150为掩膜,刻蚀所述富碳层140,形成图形化的富碳层141,所述图形化的富碳层141中形成窗口101。
在具体实施例中,使用CHF3和O2的等离子体刻蚀所述富碳层140;或者,使用CHF3、O2和CF4的等离子体刻蚀所述富碳层140。
在本实施例中,刻蚀所述富碳层140时,所述图形化的光刻胶150被逐渐消耗,形成图形化的富碳层141后,所述图形化的光刻胶150被完全消耗。在其他实施例中,形成图形化的富碳层141后,所述图形化的光刻胶150也可以未被完全消耗。
刻蚀所述富碳层140时,等离子体与所述富碳层140发生反应,所述反应会产生不挥发的残渣160,如聚合物。这些残渣160附着在窗口101的侧壁和底部。
如果附着在窗口101底部的残渣160不予去除,以所述图形化的富碳层141为掩膜,刻蚀所述硬掩膜层130时,窗口101底部的残渣160会阻碍硬掩膜层130的刻蚀。
参考图13,在本实施例中,刻蚀所述富碳层140后,还包括:使用等离子体刻蚀所述硬掩膜层130暴露的上表面,以去除窗口101底部的残渣160,即去除残留在硬掩膜层130暴露的上表面上的残渣。
由于所述残渣160主要成分为聚合物,在具体实施例中,所述等离子体刻蚀为含氧等离子体刻蚀,所述含氧等离子体为O2和N2等离子体。所述N2等离子体的作用是调节反应腔内的压强,并将反应生成的气体带出反应腔。
参考图14,以所述图形化的富碳层141为掩膜,刻蚀所述硬掩膜层130,形成图形化的硬掩膜层131。窗口101延伸至图形化的硬掩膜层131中。
刻蚀所述硬掩膜层130的方法可以为干法刻蚀,如等离子体刻蚀。刻蚀所述硬掩膜层130的方法也可以为湿法刻蚀。
由于刻蚀所述硬掩膜层130时,不可避免会对所述图形化的富碳层141也进行刻蚀,刻蚀所述图形化的富碳层141时,会继续产生的残渣160,使窗口101的侧壁和底部都附着有残渣160。这时残渣160还包括刻蚀硬掩膜层130产生的不挥发残渣,如含Ti聚合物。
如果附着在窗口101底部的残渣160不予去除,以所述图形化的硬掩膜层131为掩膜,刻蚀所述待刻蚀层120时,窗口101底部的残渣160会阻碍待刻蚀层120的刻蚀。
参考图15,刻蚀所述硬掩膜层130后,还包括:使用等离子体刻蚀所述待刻蚀层120暴露的上表面,以去除窗口101底部的残渣160,即去除残留在待刻蚀层120暴露的上表面上的残渣。
由于所述残渣160主要成分为仍然聚合物,在具体实施例中,等离子体刻蚀的刻蚀气体中需要有含氧等离子体。
其次,残渣160还包括刻蚀硬掩膜层130产生的不挥发残渣,如含Ti聚合物。等离子体刻蚀的刻蚀气体中需要有含氯等离子体。含氯等离子体可以与含Ti聚合物反应生成挥发性产物。
在具体实施例中,等离子体刻蚀包括:
首先使用O2和Cl2等离子体刻蚀所述待刻蚀层120上表面;
然后使用O2和N2等离子体刻蚀所述待刻蚀层120上表面。
在其他实施例中,也可以先使用O2和N2的等离子体刻蚀所述待刻蚀层120上表面;然后使用O2和Cl2的等离子体刻蚀所述待刻蚀层120上表面;或者,直接使用O2、Cl2和N2等离子体刻蚀所述待刻蚀层120上表面。
其中所述N2等离子体的作用是调节反应腔内的压强,并将反应生成的气体带出反应腔。
参考图16,以所述图形化的硬掩膜层131和图形化的富碳层141为掩膜,刻蚀所述待刻蚀层120,形成图形化的待刻蚀层121。所述窗口101延伸至图形化的待刻蚀层121中。
刻蚀所述待刻蚀层120的方法可以为干法刻蚀,如等离子体刻蚀。刻蚀所述待刻蚀层120的方法也可以为湿法刻蚀。
由于刻蚀所述待刻蚀层120,不可避免会对所述图形化的富碳层141也进行刻蚀,刻蚀所述图形化的富碳层141时,会继续产生的残渣160,使窗口101的侧壁和底部都附着有残渣160。附着在窗口101的侧壁的残渣160防止了刻蚀所述待刻蚀层120时,对所述待刻蚀层120进行横向刻蚀,使得图形化的待刻蚀层121形貌良好。
参考图17,去除图形化的富碳层141和图形化的硬掩膜层131。
以上实施例以使用等离子体刻蚀所述硬掩膜层130上表面为例,对所述图形化方法进行描述。在其他实施例中,由于形成图形化的富碳层141后,窗口101底部的残渣160厚度较薄,窗口101底部的残渣160阻碍硬掩膜层130刻蚀的影响很小,所以也可以不使用O2和Cl2的等离子体刻蚀所述硬掩膜层130上表面。
以上实施例以所述待刻蚀层120为低k介质层为例,对所述图形化方法进行描述。在其他实施例中,所述待刻蚀层120也可以为硅层,图形化的待刻蚀层121为栅极或伪栅极。所述待刻蚀层120还可以为金属层,图形化的待刻蚀层121为互连线。虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种图形化方法,其特征在于,包括:
提供基底;
在所述基底上形成待刻蚀层;
在所述待刻蚀层上形成TiN硬掩膜层;
在所述TiN硬掩膜层上形成富碳层;
在所述富碳层上形成图形化的光刻胶;
以图形化的光刻胶为掩膜,刻蚀富碳层、TiN硬掩膜层和待刻蚀层,形成图形化的富碳层、图形化的硬掩膜层和图形化的待刻蚀层,刻蚀所述富碳层时,等离子体与所述富碳层发生反应,产生不挥发的残渣,残渣附着在刻蚀形成的窗口的侧壁和底部,且刻蚀TiN硬掩膜层时还产生不挥发的含Ti聚合物残渣,含Ti聚合物残渣也附着在形成的窗口的侧壁和底部;
使用等离子体刻蚀所述待刻蚀层暴露的上表面,以去除残留在待刻蚀层暴露的上表面上的残渣,所述等离子体刻蚀为含氧和含氯等离子体刻蚀。
2.如权利要求1所述的图形化方法,其特征在于,所述富碳层为SiOC层或SiC层。
3.如权利要求1所述的图形化方法,其特征在于,在所述待刻蚀层上形成硬掩膜层前,在所述待刻蚀层上形成刻蚀停止层,所述硬掩膜层形成在所述刻蚀停止层上。
4.如权利要求3所述的图形化方法,其特征在于,所述刻蚀停止层为SiOC层、SiC层、Si3N4层或SiO2层。
5.如权利要求1所述的图形化方法,其特征在于,使用CHF3和O2等离子体刻蚀所述富碳层;或者,
使用CHF3、O2和CF4等离子体刻蚀所述富碳层。
6.如权利要求1所述的图形化方法,其特征在于,刻蚀所述富碳层后,刻蚀所述硬掩膜层前,还包括:
使用等离子体刻蚀所述硬掩膜层暴露的上表面,以去除残留在硬掩膜层暴露的上表面上的残渣。
7.如权利要求6所述的图形化方法,其特征在于,所述等离子体刻蚀为含氧等离子体刻蚀。
8.如权利要求7所述的图形化方法,其特征在于,所述含氧等离子体为O2和N2等离子体。
9.如权利要求1所述的图形化方法,其特征在于,等离子体刻蚀包括:
使用O2和Cl2等离子体刻蚀所述待刻蚀层上表面;
使用O2和N2等离子体刻蚀所述待刻蚀层上表面。
10.如权利要求1所述的图形化方法,其特征在于,所述待刻蚀层为低k介质层,图形化的待刻蚀层中形成了接触孔或通孔;或者,
所述待刻蚀层为硅层,图形化的待刻蚀层为栅极或伪栅极;或者,
所述待刻蚀层为金属层,图形化的待刻蚀层为互连线。
11.如权利要求10所述的图形化方法,其特征在于,所述低k介质层为无定形碳氮层、多晶硼氮层、氟硅玻璃层、多孔SiOCH层或多孔金刚石层。
12.如权利要求11所述的图形化方法,其特征在于,所述待刻蚀层的厚度为
13.如权利要求1或12所述的图形化方法,其特征在于,所述硬掩膜层的厚度为
CN201310383308.4A 2013-08-28 2013-08-28 图形化方法 Active CN104425222B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310383308.4A CN104425222B (zh) 2013-08-28 2013-08-28 图形化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310383308.4A CN104425222B (zh) 2013-08-28 2013-08-28 图形化方法

Publications (2)

Publication Number Publication Date
CN104425222A CN104425222A (zh) 2015-03-18
CN104425222B true CN104425222B (zh) 2018-09-07

Family

ID=52973909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310383308.4A Active CN104425222B (zh) 2013-08-28 2013-08-28 图形化方法

Country Status (1)

Country Link
CN (1) CN104425222B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216164B (zh) * 2017-06-30 2020-11-03 中芯国际集成电路制造(上海)有限公司 图形化的掩膜层及其形成方法
CN109782477A (zh) * 2019-03-15 2019-05-21 京东方科技集团股份有限公司 一种显示基板的制备方法及显示基板
WO2021067092A1 (en) * 2019-10-01 2021-04-08 Lam Research Corporation Mask encapsulation to prevent degradation during fabrication of high aspect ratio features
CN113948372A (zh) * 2021-10-18 2022-01-18 上海集成电路研发中心有限公司 图形制造方法及图形基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200402804A (en) * 2002-07-11 2004-02-16 Infineon Technologies Ag Process for metal patterning
CN1910746A (zh) * 2004-01-13 2007-02-07 东京毅力科创株式会社 半导体装置的制造方法以及成膜系统
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
JP2012004170A (ja) * 2010-06-14 2012-01-05 Renesas Electronics Corp 半導体集積回路装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7097779B2 (en) * 2004-07-06 2006-08-29 Tokyo Electron Limited Processing system and method for chemically treating a TERA layer
KR100780944B1 (ko) * 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
US7704849B2 (en) * 2007-12-03 2010-04-27 Micron Technology, Inc. Methods of forming trench isolation in silicon of a semiconductor substrate by plasma
CN101819933A (zh) * 2010-02-11 2010-09-01 中微半导体设备(上海)有限公司 一种含碳层的等离子刻蚀方法
CN101800174A (zh) * 2010-02-11 2010-08-11 中微半导体设备(上海)有限公司 一种含碳层的等离子刻蚀方法
US8916054B2 (en) * 2011-10-26 2014-12-23 International Business Machines Corporation High fidelity patterning employing a fluorohydrocarbon-containing polymer
CN102867780A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 一种铜互连工艺

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW200402804A (en) * 2002-07-11 2004-02-16 Infineon Technologies Ag Process for metal patterning
CN1910746A (zh) * 2004-01-13 2007-02-07 东京毅力科创株式会社 半导体装置的制造方法以及成膜系统
JP2012004170A (ja) * 2010-06-14 2012-01-05 Renesas Electronics Corp 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
CN104425222A (zh) 2015-03-18

Similar Documents

Publication Publication Date Title
JP5278768B2 (ja) 単結晶ケイ素中に直角のアンダーカットを作製する方法
TWI651849B (zh) 半導體裝置與其形成方法
CN105895532B (zh) 基于[100]/(001)沟道的[110]单轴张应力nmos器件及其制备方法
CN103794490B (zh) 自对准双图形的形成方法
TW201543537A (zh) 用以形成具有多膜層的間隔壁之蝕刻方法
CN104658892B (zh) 用于集成电路图案化的方法
CN108321079A (zh) 半导体结构及其形成方法
JP2009152243A (ja) 半導体装置の製造方法
CN104425222B (zh) 图形化方法
CN105575887B (zh) 互连结构的形成方法
CN102931057A (zh) 一种基于栅介质结构的石墨烯场效应器件及其制备方法
CN105632885B (zh) 半导体结构的形成方法
CN105097650B (zh) 接触插塞的形成方法
CN104078329B (zh) 自对准多重图形的形成方法
CN107424923A (zh) 一种自限制精确刻蚀硅的方法
TWI575605B (zh) 用於低蝕刻速率硬遮罩膜之具有氧摻雜之pvd氮化鋁膜
CN106783727B (zh) 互连结构的形成方法
CN105590859B (zh) 半导体结构及其形成方法
CN104377189A (zh) 具有侧壁层和超厚金属层的集成电路及其制造方法
CN112018089B (zh) 半导体电容器及其制作方法
CN104078330B (zh) 自对准三重图形的形成方法
JP2011071279A (ja) 半導体装置の製造方法
CN107799462A (zh) 半导体结构的形成方法
CN100449695C (zh) 用于制造半导体器件的方法
CN101866876B (zh) 接触孔的制作工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant