JP2011071279A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2011071279A JP2011071279A JP2009220508A JP2009220508A JP2011071279A JP 2011071279 A JP2011071279 A JP 2011071279A JP 2009220508 A JP2009220508 A JP 2009220508A JP 2009220508 A JP2009220508 A JP 2009220508A JP 2011071279 A JP2011071279 A JP 2011071279A
- Authority
- JP
- Japan
- Prior art keywords
- core material
- protective film
- film
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000011162 core material Substances 0.000 claims abstract description 61
- 230000001681 protective effect Effects 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims abstract description 31
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000001301 oxygen Substances 0.000 claims abstract description 13
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 13
- 238000012545 processing Methods 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 21
- 238000012546 transfer Methods 0.000 abstract description 5
- 239000007789 gas Substances 0.000 description 10
- 239000011368 organic material Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000001282 organosilanes Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】微細なパターンを精度良く形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工体１上にＣを含む材料からなる芯材２を選択的に形成する工程と、芯材２の上面および側面を覆うように、酸素を含まない材料からなる保護膜３を形成する工程と、保護膜３を介して芯材２と被加工体１を覆うように酸化膜４を形成する工程と、芯材２の側方に少なくとも酸化膜４からなる側壁５を加工形成する工程と、少なくとも芯材２を除去した後、側壁５をマスクとして用いて被加工体１をエッチングし、側壁５のパターンを転写する工程と、を含む。
【選択図】図１Ａ
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工体１上にＣを含む材料からなる芯材２を選択的に形成する工程と、芯材２の上面および側面を覆うように、酸素を含まない材料からなる保護膜３を形成する工程と、保護膜３を介して芯材２と被加工体１を覆うように酸化膜４を形成する工程と、芯材２の側方に少なくとも酸化膜４からなる側壁５を加工形成する工程と、少なくとも芯材２を除去した後、側壁５をマスクとして用いて被加工体１をエッチングし、側壁５のパターンを転写する工程と、を含む。
【選択図】図１Ａ
Description
本発明は、半導体装置の製造方法に関する。
近年、半導体素子の微細化に伴い、リソグラフィーの露光解像限界未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターンである芯材の側面に側壁パターンを形成し、その側壁パターンをマスクとして被加工体のエッチングを行う側壁転写プロセスが知られている（例えば、特許文献１参照）。
特許文献１の方法では、有機材料からなる芯材を用いている。芯材に有機材料を用いる場合、無機材料を用いる場合と比較して、製造工程数や製造コストを低減することができる。
一方、近年、側壁パターンの材料として、有機材料からなる芯材に対する高いエッチング選択比を確保することができ、かつ被覆性のよい酸化膜の使用が検討されている。
しかし、側壁パターンを酸化膜等の酸素を含む材料から形成する場合、側壁パターン形成時に使用されるガスに含まれる酸素成分により、有機材料からなる芯材がダメージを受け、その幅の減少や変形（例えば、肩が落ちることによる凸型形状への変形）などが生じるおそれがある。この場合、芯材の側面に形成される側壁の形状が崩れ、その結果、精度の高い微細なパターンを被加工体に転写することができない。
本発明の目的は、微細なパターンを精度良く形成することのできる半導体装置の製造方法を提供することにある。
本発明の一態様は、被加工体上にＣを含む材料からなる芯材を選択的に形成する工程と、前記芯材の上面および側面を覆うように、酸素を含まない材料からなる保護膜を形成する工程と、前記保護膜を介して前記芯材と前記被加工体を覆うように酸化膜を形成する工程と、前記芯材の側方に少なくとも前記酸化膜からなる側壁を加工形成する工程と、少なくとも前記芯材を除去した後、前記側壁をマスクとして用いて前記被加工体をエッチングし、前記側壁のパターンを転写する工程と、を含む半導体装置の製造方法を提供する。
本発明によれば、微細なパターンを精度良く形成することのできる半導体装置の製造方法を提供することができる。
〔第１の実施の形態〕
図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａ（ａ）に示すように、例えば、図示しない半導体基板上に形成された被加工体１上に、ラインアンドスペースパターン等のパターンを有する芯材２を選択的に形成する。
被加工体１は、例えば、ゲート材料膜や、加工対象上のハードマスクである。また、被加工体１は、複数の層からなる膜でもよく、例えば、フラッシュメモリのスタックゲート構造を構成するコントロール電極膜、電極間絶縁膜、フローティングゲート電極膜であってもよい。さらに、半導体基板が被加工体１であってもよい。
また、芯材２は、レジスト材等のＣを含む材料（有機材料）からなる材料膜をパターニングすることにより形成される。芯材に有機材料を用いる場合、無機材料を用いる場合と比較して、製造工程数や製造コストを低減することができる。芯材２の幅は、後の工程において被加工体１に形成されるラインアンドスペースパターンのスペースの幅に相当する。
芯材２材料膜はＣＶＤ（Chemical Vapor Deposition）法等により形成される。材料膜のパターニングは、例えば、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）により行われる。さらに、パターニングした芯材２の幅をスリミング処理により細めてもよい。
次に、図１Ａ（ｂ）に示すように、ＣＶＤ法等により、芯材２の上面および側面をコンフォーマルに覆うように保護膜３を形成する。
保護膜３は、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＢＮ、ＳｉＨ、ＳｉＦ等の、酸素を含まず、耐酸化性を有する材料からなる。保護膜３は、１〜５ｎｍの厚さに形成されることが好ましい。１ｎｍよりも薄い場合は、後述する酸素成分から芯材２を保護する機能が不十分となる。一方、５ｎｍよりも厚い場合は、芯材２の表面にコンフォーマルに形成することが困難になり、膜厚の均一性が低下するおそれがある。
以下に、保護膜３の具体的な形成方法の一例を示す。まず、図示しない反応容器内で１０Ｔｏｒｒ以下の圧力条件下で半導体基板を加熱する。このとき、芯材２がレジスト材からなる場合は、レジスト材が１００℃程度の温度で分解を始めるため、加熱温度は１００℃以下に設定される。反応容器は、その上部と下部に平行平板電極を有し、半導体基板はそれらの電極の間に置かれる。下部の電極は、半導体基板を加熱するヒーターを兼ねている。
次に、反応容器内に保護膜３のソースガスを流入し、圧力を一定に維持した状態で高周波電力を供給してプラズマ領域を形成する。例えば、保護膜３としてＳｉＣＮ膜を形成する場合は、トリメチルシラン、アンモニア、およびＨｅの混合ガスをソースガスとして用いる。その結果、保護膜３が形成される。
次に、図１Ａ（ｃ）に示すように、ＣＶＤ法等により、保護膜３上に酸化シリコンからなる酸化膜４を形成する。保護膜３の厚さと酸化膜４の厚さの合計は、後の工程において被加工体１に形成されるラインアンドスペースパターンのラインの幅に相当する。
酸化膜４は、Ｃを含む材料からなる芯材２に対する高いエッチング選択比を確保することができる。また、酸化膜４は被覆性が高いため、後述する側壁５に加工するために十分な厚さ（例えば２４ｎｍ）で、保護膜３の表面をコンフォーマルに覆うように形成することができる。
なお、保護膜３の材料であるＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＢＮ、ＳｉＨ、ＳｉＦ等の、酸素を含まず、耐酸化性を有する材料は被覆性が悪いか、被覆性よく厚い膜を形成するには高温プロセスが必要となってしまうため、保護膜３よりも厚い側壁の主たる材料として形成することは難しい。
以下に、酸化膜４の具体的な形成方法の一例を示す。まず、図示しない反応容器内で１０Ｔｏｒｒ以下の圧力条件下で半導体基板を加熱する。このとき、芯材２がレジスト材からなる場合は、レジスト材が１００℃程度の温度で分解を始めるため、加熱温度は１００℃以下に設定される。
次に、反応容器内に酸化膜４のソースガスを流入し、圧力を一定に維持した状態で高周波電力を供給してプラズマ領域を形成する。酸化膜４のソースガスとしては、例えば、有機シランガス、およびＯ２、Ｈｅ、Ａｒの混合ガスが用いられる。このとき、始めに基になる膜が有機シランガスから形成され、その膜がＯ２プラズマにより処理される。このプロセスを繰り返すことにより、緻密でコンフォーマルな酸化膜４が形成される。
ここで、酸化膜４の形成に用いられるガスには酸素成分が含まれるが、芯材２の表面は保護膜３に覆われているため、Ｃを含む材料からなる芯材２への酸素成分によるダメージを抑えることができる。このため、芯材２の幅の減少や、変形を抑えることができる。
次に、図１Ａ（ｄ）に示すように、ＲＩＥ法等により、保護膜３および酸化膜４を芯材１２の側面の側壁形状に加工し、芯材１２の側方に側壁５を形成する。ここで、側壁５は、保護膜３および酸化膜４から構成される。このとき、芯材２に幅の減少や変形が生じていないため、精度の高いパターンを有する側壁５を形成することができる。
次に、図１Ｂ（ｅ）に示すように、芯材２を除去する。芯材２の除去には、例えば、Ｏ２アッシングやＳＨ（硫酸および過酸化水素の水溶液）処理、またはこれらの組み合わせが用いられる。
次に、図１Ｂ（ｆ）に示すように、側壁５をマスクとして用いて被加工体１にエッチングを施し、側壁５のパターンを転写する。なお、被加工体１に転写されたパターンがリングパターンである場合は、リングパターンの端部をリソグラフィー法とＲＩＥ法等により除去することにより、ラインアンドスペースパターンを得ることができる。
（第１の実施の形態の効果）
この第１の実施の形態によれば、酸化膜４を形成する前に芯材２の表面を保護膜３で覆うことにより、Ｃを含む材料からなる芯材２への酸素成分によるダメージを抑えることができる。このため、芯材２の幅の減少や、変形を抑えて、精度の高いパターンを有する側壁５を形成し、その結果、精度の高い微細なパターンを被加工体１に転写することができる。
この第１の実施の形態によれば、酸化膜４を形成する前に芯材２の表面を保護膜３で覆うことにより、Ｃを含む材料からなる芯材２への酸素成分によるダメージを抑えることができる。このため、芯材２の幅の減少や、変形を抑えて、精度の高いパターンを有する側壁５を形成し、その結果、精度の高い微細なパターンを被加工体１に転写することができる。
以下に、保護膜３による芯材２の保護効果を実証するために行った実験の結果について述べる。第１に、ＣＶＤ法により４００℃で形成したカーボン膜上に、２００℃で厚さ２４ｎｍの酸化膜を形成したところ、カーボン膜の上部の厚さ３００ｎｍの領域が、酸化膜に侵食されて酸化シリコンに変化した（酸化シリコンに変化する領域の厚さは、それぞれの膜の成膜条件により変化する）。第２に、４００℃で形成したカーボン膜上に、３５０℃で形成した厚さ８ｎｍのＳｉＣＮ膜を介して、２００℃で厚さ２４ｎｍの酸化膜を形成したところ、酸化膜の形成後もカーボン膜にほとんど変化は現れなかった。
この結果は、ＳｉＣＮ膜がカーボン膜の保護膜として働いたことを示している。なお、ＳｉＣＮ膜の代わりにＳｉＮ、ＳｉＣ、ＢＮ、ＳｉＨ、ＳｉＦ等の、酸素を含まず、耐酸化性を有する材料を用いた場合も、同様の効果が得られると考えられる。
〔第２の実施の形態〕
第２の実施の形態は、側壁の構成において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
第２の実施の形態は、側壁の構成において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
図２（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図２（ａ）に示すように、第１の実施の形態の芯材２、保護膜３、および酸化膜４と同様の方法により、芯材１２、保護膜１３、および酸化膜１４を被加工体１上に形成する。保護膜１３は、芯材１２をエッチングにより除去する際に、同時に除去することのできる材料からなる。
ここで、芯材１２の幅と保護膜１３の厚さの合計は、後の工程において被加工体１に形成されるラインアンドスペースパターンのスペースの幅に相当する。また、酸化膜１４の厚さは、ラインアンドスペースパターンのラインの幅に相当する。
次に、図２（ｂ）に示すように、ＲＩＥ法等により、酸化膜１４および保護膜１３を芯材１２の側面の側壁形状に加工する。
次に、図２（ｃ）に示すように、芯材１２を除去する。このとき、芯材１２の側面の保護膜１３も同時に除去される。これにより、実質的に酸化膜１４から構成される側壁１５が得られる。
なお、酸化膜１４のみを芯材１２の側面の側壁形状に加工して芯材１２の側方に側壁１５を形成した後、保護膜１３の酸化膜１４下以外の部分および芯材１２を同時に除去することで、図２（ｃ）に示す構造としてもよい。いずれの場合も、少なくとも酸化膜１４が側壁形状に加工された後、保護膜１３の酸化膜１４下以外の部分および芯材１２が除去される。
次に、図２（ｄ）に示すように、側壁１５をマスクとして用いて被加工体１にエッチングを施し、側壁１５のパターンを転写する。
なお、被加工体１が保護膜３と同様に、酸素を含まず、耐酸化性を有する材料からなる場合は、保護膜３を被加工体１と同じ材料から形成することができる。この場合、芯材１２とその側面の保護膜３の除去と、被加工体１への側壁１５のパターンの転写を一括して行うことができる。
（第２の実施の形態の効果）
この第２の実施の形態によれば、第１の実施の形態と異なるプロセスで側壁を形成し、第１の実施の形態と同様の効果を得ることができる。
この第２の実施の形態によれば、第１の実施の形態と異なるプロセスで側壁を形成し、第１の実施の形態と同様の効果を得ることができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１ 被加工体、 ２、１２ 芯材、 ３、１３ 保護膜、 ４、１４ 酸化膜、 ５、１５ 側壁
Claims (5)
- 被加工体上にＣを含む材料からなる芯材を選択的に形成する工程と、
前記芯材の上面および側面を覆うように、酸素を含まない材料からなる保護膜を形成する工程と、
前記保護膜を介して前記芯材と前記被加工体を覆うように酸化膜を形成する工程と、
前記芯材の側方に少なくとも前記酸化膜からなる側壁を加工形成する工程と、
少なくとも前記芯材を除去した後、前記側壁をマスクとして用いて前記被加工体をエッチングし、前記側壁のパターンを転写する工程と、
を含む半導体装置の製造方法。 - 前記側壁のパターンを転写する工程は、前記芯材を除去した後、前記保護膜と前記酸化膜からなる側壁をマスクとして用いて前記被加工体をエッチングする、
請求項１に記載の半導体装置の製造方法。 - 前記側壁のパターンを転写する工程は、前記芯材と前記保護膜を除去した後、前記酸化膜からなる側壁をマスクとして用いて前記被加工体をエッチングする、
請求項１に記載の半導体装置の製造方法。 - 前記芯材は、レジスト材からなる、
請求項１〜３のうちのいずれか１つに記載の半導体装置の製造方法。 - 前記保護膜は、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＢＮ、ＳｉＨ、ＳｉＦの少なくともいずれか１つを含む材料からなる、
請求項１〜４のうちのいずれか１つに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009220508A JP5075897B2 (ja) | 2009-09-25 | 2009-09-25 | 半導体装置の製造方法 |
| US12/791,434 US20110076850A1 (en) | 2009-09-25 | 2010-06-01 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009220508A JP5075897B2 (ja) | 2009-09-25 | 2009-09-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011071279A true JP2011071279A (ja) | 2011-04-07 |
| JP5075897B2 JP5075897B2 (ja) | 2012-11-21 |
Family
ID=43780856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009220508A Expired - Fee Related JP5075897B2 (ja) | 2009-09-25 | 2009-09-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110076850A1 (ja) |
| JP (1) | JP5075897B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015111668A (ja) * | 2013-11-07 | 2015-06-18 | ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 先進のパターニングのためのソフトランディング・ナノラミネート |
| JPWO2015060069A1 (ja) * | 2013-10-22 | 2017-03-09 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体 |
| CN111524795A (zh) * | 2019-02-03 | 2020-08-11 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形化方法及其形成的半导体结构 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8735296B2 (en) * | 2012-07-18 | 2014-05-27 | International Business Machines Corporation | Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer |
| JP2021048329A (ja) | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | パターン形成方法及びテンプレートの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124134A (ja) * | 2007-10-26 | 2009-06-04 | Applied Materials Inc | フォトレジストテンプレートマスクを用いて頻度を倍にする方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007030056B3 (de) * | 2007-06-29 | 2009-01-22 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors |
| JP2009130035A (ja) * | 2007-11-21 | 2009-06-11 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009152243A (ja) * | 2007-12-18 | 2009-07-09 | Toshiba Corp | 半導体装置の製造方法 |
| KR100961203B1 (ko) * | 2008-04-29 | 2010-06-09 | 주식회사 하이닉스반도체 | 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법 |
| JP2010003826A (ja) * | 2008-06-19 | 2010-01-07 | Toshiba Corp | 半導体装置の製造方法 |
-
2009
- 2009-09-25 JP JP2009220508A patent/JP5075897B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-01 US US12/791,434 patent/US20110076850A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124134A (ja) * | 2007-10-26 | 2009-06-04 | Applied Materials Inc | フォトレジストテンプレートマスクを用いて頻度を倍にする方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015060069A1 (ja) * | 2013-10-22 | 2017-03-09 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体 |
| JP2015111668A (ja) * | 2013-11-07 | 2015-06-18 | ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 先進のパターニングのためのソフトランディング・ナノラミネート |
| US10192742B2 (en) | 2013-11-07 | 2019-01-29 | Novellus Systems, Inc. | Soft landing nanolaminates for advanced patterning |
| CN111524795A (zh) * | 2019-02-03 | 2020-08-11 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形化方法及其形成的半导体结构 |
| CN111524795B (zh) * | 2019-02-03 | 2024-02-27 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形化方法及其形成的半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5075897B2 (ja) | 2012-11-21 |
| US20110076850A1 (en) | 2011-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7709396B2 (en) | Integral patterning of large features along with array using spacer mask patterning process flow | |
| CN104733291B (zh) | 用于集成电路图案化的方法 | |
| US7494934B2 (en) | Method of etching carbon-containing layer and method of fabricating semiconductor device | |
| JP4398467B2 (ja) | 半導体装置の製造方法 | |
| CN104658892B (zh) | 用于集成电路图案化的方法 | |
| US20160049307A1 (en) | Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques | |
| TW202001991A (zh) | 圖案化半導體裝置的方法 | |
| JP2009152243A (ja) | 半導体装置の製造方法 | |
| US9698015B2 (en) | Method for patterning a semiconductor substrate | |
| JP5075897B2 (ja) | 半導体装置の製造方法 | |
| JP6026375B2 (ja) | 半導体装置の製造方法 | |
| CN105632885A (zh) | 半导体结构的形成方法 | |
| TWI374477B (en) | Method for fabricating fine pattern in semiconductor device | |
| JP2009094279A (ja) | ホールパターンの形成方法および半導体装置の製造方法 | |
| TW201730966A (zh) | 具有高產能之超高選擇性多晶矽蝕刻 | |
| TW201923834A (zh) | 半導體結構的形成方法 | |
| JP2010045264A (ja) | 半導体装置の製造方法 | |
| JP2008218999A (ja) | 半導体装置の製造方法 | |
| CN108573865B (zh) | 半导体器件及其形成方法 | |
| US20140162453A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2012174976A (ja) | パターンの形成方法 | |
| JP5642427B2 (ja) | プラズマ処理方法 | |
| CN104347360B (zh) | 双重图形结构及其形成方法 | |
| JP2013058523A (ja) | 半導体装置の製造方法 | |
| US20070134869A1 (en) | Method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110627 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110628 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110629 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110630 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110922 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120731 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120827 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5075897 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150831 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |