CN108400137A - 垂直场效应晶体管与鞍形鳍式场效应晶体管的集成 - Google Patents

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Abstract

本发明涉及垂直场效应晶体管与鞍形鳍式场效应晶体管的集成，揭示用以在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管的结构，以及用以在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管的方法。在衬底中形成沟槽隔离，以定义第一装置区及第二装置区。形成自该第一装置区突出的第一半导体鳍片并形成自该第二装置区突出的第二半导体鳍片。通过使用该第一半导体鳍片形成垂直场效应晶体管，且通过使用该第二半导体鳍片形成鞍形鳍式场效应晶体管。使邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的顶部表面相对邻近该第一半导体鳍片的该第一装置区中的该沟槽隔离的该顶部表面凹入。

Description

垂直场效应晶体管与鞍形鳍式场效应晶体管的集成
技术领域
本发明涉及半导体装置制造及集成电路，尤其涉及用以在集成电路中集成垂直场效应晶体管与鞍形(saddle)鳍式场效应晶体管的结构，以及在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管的方法。
背景技术
传统的晶体管结构包括源极、漏极，位于该源极与漏极之间的沟道，以及经配置以通过该沟道选择性连接该源极与漏极来响应栅极电压的栅极电极。晶体管结构形成于半导体衬底的表面上，该表面可被视为包含于水平面中。基于相对半导体衬底的表面的沟道的取向可大体分类晶体管结构。
平面晶体管构成一类晶体管结构，其中，沟道平行于衬底表面取向。垂直晶体管表示不同类的晶体管结构，其中，沟道垂直于衬底表面排列。由于源极与漏极之间的栅控电流被引导通过沟道，因此也可基于电流流动的方向区分不同类型的垂直晶体管，即鳍式场效应晶体管(FinFET)与垂直场效应晶体管。FinFET具有水平沟道，其中，在FinFET型垂直晶体管的源极与漏极之间的栅控电流流动的方向通常平行(也就是，水平)于衬底表面。相比之下，在垂直场效应晶体管中的源极与漏极之间的垂直沟道中的栅控电流流动的方向通常垂直(也就是，竖直)于衬底表面。
需要改进的结构及制造方法以在集成电路中集成垂直场效应晶体管与鞍形鳍式场效应晶体管。
发明内容
依据一个实施例，一种结构包括位于衬底中的沟槽隔离，以定义第一装置区及第二装置区；鞍形鳍式场效应晶体管，包括自该第一装置区突出的第一半导体鳍片及第一栅极电极；以及垂直场效应晶体管，包括自该第二装置区突出的第二半导体鳍片以及与该第二半导体鳍片关联的第二栅极电极。该第一半导体鳍片具有顶部表面以及自该顶部表面延伸至该第一半导体鳍片中的沟道凹槽。该第一栅极电极位于该沟道凹槽内及该沟槽隔离上。与该第一装置区中的该第一半导体鳍片相邻的该沟槽隔离的顶部表面相对与该第二装置区中的该第二半导体鳍片相邻的该沟槽隔离的顶部表面凹入。
依据另一个实施例，一种方法包括在衬底中形成沟槽隔离，以定义第一装置区及第二装置区；形成自该第一装置区突出的第一半导体鳍片以及自该第二装置区突出的第二半导体鳍片；通过使用该第一半导体鳍片形成垂直场效应晶体管；以及通过使用该第二半导体鳍片形成鞍形鳍式场效应晶体管。使邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的顶部表面相对邻近该第一半导体鳍片的该第一装置区中的该沟槽隔离的该顶部表面凹入。
附图说明
包含于并构成本说明书的一部分的附图说明本发明的各种实施例，并与上面所作的本发明的概括说明以及下面所作的实施例的详细说明一起用以解释本发明的实施例。
图1至图4显示依据本发明的实施例处于工艺(process)方法的连续制造阶段中的结构的剖视图。
图5显示处于图4之后的制造阶段的该结构的顶视图。
图5A显示大体沿图5中的线5A-5A所作的类似图4的剖视图。
图5B显示大体沿图5中的线5B-5B所作的剖视图。
图6A及图6B显示处于图5A及图5B之后的制造阶段的该结构的相应剖视图。
图7A及图7B显示处于图6A及图6B之后的制造阶段的该结构的相应剖视图。
图8A及图8B显示处于图7A及图7B之后的制造阶段的该结构的相应剖视图。
图9A及图9B显示处于图8A及图8B之后的制造阶段的该结构的相应剖视图。
图10A及图10B显示处于图9A及图9B之后的制造阶段的该结构的相应剖视图。
图11A及图11B显示处于图10A及图10B之后的制造阶段的该结构的相应剖视图。
具体实施方式
请参照图1并依据本发明的实施例，鳍片10、12可位于衬底14上，该衬底可为块体硅衬底(bulk silicon substrate)、或绝缘体上半导体(semiconductor-on-insulator；SOI)衬底的硅装置层。鳍片10、12可为由半导体材料例如硅组成的三维体，并相对衬底14的顶部表面沿垂直方向突出。以平行的行(row)布置的鳍片10、12可通过使用光刻及蚀刻工艺例如侧壁图像转移(sidewall imaging transfer；SIT)工艺图案化本征半导体材料的外延层来形成。各鳍片10、12可被在鳍片图案化期间所使用的由例如氮化硅(Si3N4)组成的硬掩膜层16的部分覆盖。
鳍片10具有侧壁19，且鳍片12具有侧壁15及顶部表面21。在一个实施例中，鳍片10在侧壁19之间具有宽度w1，且鳍片12在侧壁15之间具有宽度w2。鳍片10的宽度可与鳍片12的宽度相同。鳍片10与类似鳍片10的其它鳍片可以给定间距形成，鳍片12与类似鳍片12的其它鳍片可以给定间距形成，且该给定间距可相等。该等间距及该等宽度可促进有效的光刻。在一个实施例中，鳍片10、12通过同一光刻及蚀刻工艺同时形成。
沟槽隔离18形成于衬底14中，并定义与鳍片10关联的装置区11以及与鳍片12关联的装置区13的尺寸、几何形状及外边界。沟槽隔离18可由介电材料组成，例如通过化学气相沉积(chemical vapor deposition；CVD)沉积的硅的氧化物(例如，SiO2)。通过使用鳍片10在装置区11中可形成垂直场效应晶体管(vertical field-effect transistor；VFET)，以及通过使用鳍片12在装置区13中可形成鞍形鳍式场效应晶体管(fin-type field-effecttransistor；FinFET)。该VFET可充当短沟道装置，且该FinFET可充当通过使用衬底14在芯片上制造的集成电路中的长沟道装置。
共形衬里层(conformal liner layer)20被施加于两个装置区11、13中，并可由通过CVD沉积的介电材料例如氮化硅(Si3N4)组成。由有机平坦化层(organic planarizationlayer；OPL)材料组成的块掩膜(block mask)22可通过旋涂工艺施加并经图案化以定义暴露鳍片10及装置区11的开口。位于鳍片12及装置区13上的共形衬里层20被块掩膜22覆盖。
请参照图2，其中类似的附图标记表示图1中类似的特征且在下一制造阶段，通过蚀刻工艺自鳍片10及装置区11移除共形衬里层20。随后移除块掩膜22，该块掩膜在该蚀刻工艺期间保护覆盖鳍片12及装置区13的共形衬里层20的部分。在鳍片10下面的衬底14的部分中形成垂直场效应晶体管的底部源/漏区24。本文中所使用的术语“源/漏区”是指可充当场效应晶体管的源极或漏极的半导体材料的掺杂区。底部源/漏区24可通过凹入邻近鳍片10的装置区11中的衬底14并在该凹槽中外延生长掺杂半导体材料来形成。或者，可将掺杂物的离子注入邻近鳍片10的装置区11中的衬底14，以形成底部源/漏区24。在一个实施例中，底部源/漏区24可包括一定浓度的来自周期表的第V族的n型掺杂物(例如磷(P)或砷(As))，其有效地使组成半导体材料具有n型导电性。
请参照图3，其中类似的附图标记表示图2中类似的特征且在下一制造阶段，通过蚀刻工艺自鳍片12及装置区13移除共形衬里层20，并移除块掩膜22。在底部源/漏区24上及在装置区13中的沟槽隔离18上形成底部间隔层(spacer layer)26。底部间隔层26可由介电材料组成，例如硅硼碳氮化物(SiBCN)，其通过原子层沉积(atomic layer deposition；ALD)、等离子体增强型原子层沉积(plasma-enhanced atomic layer deposition；PEALD)、CVD、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)或另一种沉积技术沉积。鳍片10、12穿过间隔层26的厚度，仅其相应长度的一小部分与在其相应基部的底部间隔层26重叠。
请参照图4，其中类似的附图标记表示图3中类似的特征且在下一制造阶段，由OPL材料组成的块掩膜28可通过旋涂工艺施加并经图案化以暴露鳍片12及装置区13。鳍片10及装置区11被块掩膜28覆盖。通过使用蚀刻工艺例如反应离子蚀刻工艺自装置区13移除底部间隔层26。在装置区11中保留底部间隔层26。
请参照图5、图5A、图5B，其中类似的附图标记表示图4中类似的特征且在下一制造阶段，由OPL材料组成的块掩膜30可通过旋涂工艺施加并经图案化以定义开口29，该开口暴露鳍片12的中心部分以及位于鳍片12的该中心部分的相对侧上的沟槽隔离18。鳍片10及装置区11被块掩膜28掩蔽，且与鳍片12的暴露中心部分的各侧相邻的鳍片12及装置区13的部分被掩蔽。图案化块掩膜30被用作蚀刻工艺例如反应离子蚀刻(reactive-ion etching；RIE)的蚀刻掩膜，该工艺定向移除位于图案化块掩膜30中的开口29的位置处的鳍片12的未被掩蔽部分以及上方硬掩膜层16的部分，以在鳍片12中形成沟道凹槽32。沟道凹槽32自鳍片12的顶部表面21垂直延伸至鳍片12的本体中。可用给定的蚀刻化学以单个蚀刻步骤或者用不同的蚀刻化学以多个蚀刻步骤执行该蚀刻工艺。在鳍片12中蚀刻沟道凹槽32以后剥离块掩膜28、30。
请参照图6A、图6B，其中类似的附图标记表示图5A、图5B中类似的特征且在下一制造阶段，可使用回蚀刻工艺以相对装置区13中的鳍片12凹入沟槽隔离18的顶部表面17。可用给定的蚀刻化学以单个蚀刻步骤或者用不同的蚀刻化学以多个蚀刻步骤执行该回蚀刻工艺，从而相对底部间隔层26、鳍片10、12以及硬掩膜层16的材料选择性移除沟槽隔离18的介电材料。该回蚀刻工艺有效增加位于沟槽隔离18的顶部表面17上方的鳍片12的主动部分的高度。在鳍片10附近的装置区11中的沟槽隔离18的顶部表面17由于被底部间隔层26掩蔽而未被凹入。本文中所使用的有关材料移除工艺(例如，蚀刻)的术语“选择性”是指通过合适的蚀刻剂选择，目标材料的材料移除速率(也就是蚀刻速率)大于暴露于该材料移除工艺的至少另一种材料的移除速率。
请参照图7A、图7B，其中类似的附图标记表示图6A、图6B中类似的特征且在下一制造阶段，在鳍片10、12、装置区11中的底部间隔层26的顶部表面、以及邻近鳍片12的装置区13的顶部表面上形成栅极介电质34。栅极介电质34可由具有介电材料的介电常数特征的电性绝缘体组成。例如，栅极介电质34可由通过CVD、ALD等沉积的高k介电材料例如氧化铪组成。在形成栅极介电质34以后形成金属栅极层36。金属栅极层36可由通过物理气相沉积(physical vapor deposition；PVD)、ALD、CVD或另一种沉积工艺沉积的一种或多种金属例如钛铝碳化物(TiAlC)、氮化钛(TiN)、钨(W)等组成。
位于装置区13中的金属栅极层36的部分厚于位于装置区11中的金属栅极层36的部分。具体地说，位于装置区13中的金属栅极层36的该部分具有厚度t1，而位于装置区11中的金属栅极层36的该部分具有大于厚度t1的厚度t2。在不同装置区11、13中的金属栅极层36的厚度差别源自在形成金属栅极层36之前，相对装置区13中的鳍片12的沟槽隔离18的顶部表面17的所述凹入。
请参照图8A、图8B，其中类似的附图标记表示图7A、图7B中类似的特征且在下一制造阶段，通过一个或多个蚀刻工艺相对鳍片10、12凹入栅极介电层34及金属栅极层36。在金属栅极层36的凹入顶部表面上形成顶部间隔层38。顶部间隔层38可由介电材料组成，例如硅硼碳氮化物(SiBCN)或氮化硅(Si3N4)，其通过ALD、PEALD、CVD、PECVD或另一种沉积技术沉积。在该凹入之后保持位于装置区11中的金属栅极层36的该部分与位于装置区13中的金属栅极层36的该部分之间的厚度差。
在顶部间隔层38的顶部表面上形成间隙填充层40。间隙填充层40可由通过CVD沉积的介电材料例如二氧化硅(SiO2)组成。为形成间隙填充层40，可沉积其组成介电材料层，并通过例如化学机械抛光(chemical mechanical polishing；CMP)平坦化该层以与硬掩膜层16共面。由OPL材料组成的蚀刻掩膜42可通过旋涂工艺施加并经图案化以定义特征于用以形成与鳍片10、12关联的相应栅极电极的位置。
请参照图9A、图9B，其中类似的附图标记表示图8A、图8B中类似的特征且在下一制造阶段，通过蚀刻例如RIE图案化顶部间隔层38、金属栅极层36以及底部间隔层26。金属栅极层36的该图案化形成与装置区11中的鳍片10关联的栅极电极44以及与装置区13中的鳍片12关联的栅极电极46。在图案化以后，底部间隔层26可被限于仅位于底部源/漏区24上。可用给定的蚀刻化学以单个蚀刻步骤或者针对不同的材料用不同的蚀刻化学以多个蚀刻步骤执行该蚀刻工艺。在通过该图案化形成栅极电极44、46以后剥离蚀刻掩膜42。
形成于装置区13中的栅极电极46具有与装置区13中的凹入金属栅极层36的降低后厚度t1相等的高度。形成于装置区11中的栅极电极44具有与装置区11中的凹入金属栅极层36的降低后厚度t2相等的高度。由于厚度差别，相对沟槽隔离18的顶部表面17的栅极电极46的高度大于栅极电极44的高度。该高度差别起因于在所述形成金属栅极层36之前，沟槽隔离18的顶部表面17相对装置区13中的鳍片12的所述选择性凹入。在图案化以后，栅极电极44可与栅极电极46隔开一间隙，后续由电性绝缘体填充该间隙。或者，栅极电极44可通过金属栅极层36的桥接部分与栅极电极46连接。
请参照图10A、图10B，其中类似的附图标记表示图9A、图9B中类似的特征且在下一制造阶段，施加间隙填充层48以填充由形成栅极电极44、46的金属栅极层36的该图案化所导致的开口腔(open volume)。间隙填充层48可由通过CVD沉积的介电材料例如二氧化硅(SiO2)组成。为形成间隙填充层48，可沉积其组成介电材料层，并通过例如CMP平坦化该层以与硬掩膜层16共面。
通过蚀刻例如RIE在间隙填充层48中形成开口50、52、54。开口50与鳍片10的顶部表面对齐，并移除鳍片10上的硬掩膜层16的部分。开口52、54与鳍片12的顶部表面对齐，并位于栅极电极46的相对侧上。在开口52、54的位置移除位于鳍片12上的硬掩膜层16的部分，且开口52、54延伸至鳍片12中一浅穿透深度，停止于顶部间隔层38的深度。
在开口50内部的鳍片10的顶部表面上形成垂直场效应晶体管70的顶部源/漏区56。在开口52内部的鳍片12的顶部表面21上形成鞍形鳍式场效应晶体管72的源/漏区58，并在开口54内部的鳍片12的顶部表面21上形成鞍形鳍式场效应晶体管72的源/漏区60。源/漏区58通过间隙填充层48的一部分与源/漏区60隔开，该间隙填充层提供电性绝缘及隔离。在与垂直位于底部源/漏区24与顶部源/漏区56之间的栅极电极44重叠的鳍片10的部分中定义垂直沟道区。还在源/漏区58与源/漏区60之间的鳍片12的一部分中定义沟道区。
构成源/漏区56的半导体材料经掺杂以具有与底部源/漏区24相同的导电类型。构成源/漏区58、60的半导体材料经掺杂以具有相同类型的导电性。源/漏区56、58、60可为通过伴随原位掺杂的外延生长工艺形成的半导体材料的外延层的部分，并可包括一定浓度的来自周期表的第V族的n型掺杂物(例如，磷(P)或砷(As))，其有效地使组成半导体材料具有n型导电性。在一个实施例中，源/漏区56、58、60可通过选择性外延生长(selectiveepitaxial growth；SEG)工艺形成，其中，半导体材料成核以外延生长于半导体表面例如鳍片表面上，但不会成核而自绝缘体表面外延生长。
请参照图11A、图11B，其中类似的附图标记表示图10A、图10B中类似的特征且在下一制造阶段，接着执行中间工艺(middle-of-line；MOL)工艺以定义局部互连结构。MOL工艺可包括沉积介电材料以填充未被源/漏区56、58、60填充的开口50、52、54内部的开放空间，并形成接触62、64、66、68。接触62、64、66、68可由导体(例如钨)组成，且可由导电衬里(例如，氮化钛(TiN))包覆。垂直场效应晶体管70的接触62、64可通过与鞍形鳍式场效应晶体管72的接触66、68相同的MOL工艺同时形成。
接触62延伸穿过介电材料以接触垂直场效应晶体管70的底部源/漏区24，且接触64延伸穿过介电材料以接触垂直场效应晶体管70的顶部源/漏区56。接触66延伸穿过介电材料以接触鞍形鳍式场效应晶体管72的源/漏区58，且接触68延伸穿过介电材料以接触鞍形鳍式场效应晶体管72的源/漏区60。
接着执行后端工艺(back-end-of-line；BEOL)工艺，其包括形成通过该局部互连结构与垂直场效应晶体管70及鞍形鳍式场效应晶体管72耦接的互连结构的介电层、过孔塞、以及线路，以及复制垂直场效应晶体管70及鞍形鳍式场效应晶体管72的额外装置结构的其它类似接触。
依据本发明的实施例，垂直场效应晶体管70及鞍形鳍式场效应晶体管72被集成于同一集成电路中。当制造垂直场效应晶体管70及鞍形鳍式场效应晶体管72时共用数个工艺。鞍形鳍式场效应晶体管72提供长沟道装置，其宽度及长度足够长，从而可忽略来自鳍片12的侧边的边缘效应。
上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(例如作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的电脑产品或智能手机。
本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语例如“水平”及“横向”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于刚才所定义的“水平”的方向。术语“上方”及“下方”用以表示元件或结构相对彼此的定位，而不是相对标高。
与另一个元件“连接”或“耦接”的特征可与该另一个元件直接连接或耦接，或者可存在一个或多个中间元件。如果不存在中间元件，则特征可与另一个元件“直接连接”或“直接耦接”。如存在至少一个中间元件，则特征可与另一个元件“非直接连接”或“非直接耦接”。
对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种通过使用衬底制造的结构，该结构包括：
位于该衬底中的沟槽隔离，以定义第一装置区及第二装置区；
鞍形鳍式场效应晶体管，包括自该第一装置区突出的第一半导体鳍片及第一栅极电极，该第一半导体鳍片具有顶部表面以及自该顶部表面延伸至该第一半导体鳍片中的沟道凹槽，且该第一栅极电极位于该沟道凹槽内及该沟槽隔离上；以及
垂直场效应晶体管，包括自该第二装置区突出的第二半导体鳍片以及与该第二半导体鳍片关联的第二栅极电极，
其中，该沟槽隔离具有顶部表面，且与该第一装置区中的该第一半导体鳍片相邻的该沟槽隔离的该顶部表面相对与该第二装置区中的该第二半导体鳍片相邻的该沟槽隔离的该顶部表面凹入。
2.如权利要求1所述的结构，其中，该垂直场效应晶体管包括第一源/漏区及第二源/漏区，且该第二栅极电极在该第一源/漏区与该第二源/漏区之间相对该沟槽隔离的该顶部表面沿垂直方向设置。
3.如权利要求2所述的结构，其中，该垂直场效应晶体管包括位于该第二栅极电极与该第一源/漏区之间的间隔层，且该第一装置区没有该间隔层。
4.如权利要求1所述的结构，其中，该垂直场效应晶体管包括邻近该第一半导体鳍片的该第二装置区上的间隔层，且该第一装置区中的该沟槽隔离的该顶部表面没有该间隔层。
5.如权利要求4所述的结构，其中，该第一半导体鳍片包括侧壁，且该鞍形鳍式场效应晶体管的该第一栅极电极自该沟道凹槽沿该第一半导体鳍片的该侧壁延伸至该沟槽隔离的该顶部表面。
6.如权利要求1所述的结构，其中，该第一半导体鳍片与该第二半导体鳍片具有相等的宽度。
7.如权利要求1所述的结构，其中，位于该沟槽隔离上的该鞍形鳍式场效应晶体管的该第一栅极电极具有第一高度，该垂直场效应晶体管的该第二栅极电极具有第二高度，且该第一高度大于该第二高度。
8.一种方法，包括：
在衬底中形成沟槽隔离，以定义第一装置区及第二装置区；
形成自该第一装置区突出的第一半导体鳍片以及自该第二装置区突出的第二半导体鳍片；
通过使用该第一半导体鳍片形成垂直场效应晶体管；
通过使用该第二半导体鳍片形成鞍形鳍式场效应晶体管；以及
使邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的顶部表面相对邻近该第一半导体鳍片的该第一装置区中的该沟槽隔离的该顶部表面凹入。
9.如权利要求8所述的方法，其中，该第一半导体鳍片与该第二半导体鳍片具有相等的宽度。
10.如权利要求8所述的方法，还包括：
形成自该第一半导体鳍片的顶部表面延伸至该第一半导体鳍片中的沟道凹槽；
在该沟道凹槽内及邻近该第二半导体鳍片的该沟槽隔离上形成该鞍形鳍式场效应晶体管的第一栅极电极；以及
邻近该第一半导体鳍片形成该垂直场效应晶体管的第二栅极电极。
11.如权利要求10所述的方法，其中，位于该沟槽隔离上的该鞍形鳍式场效应晶体管的该第一栅极电极具有第一高度，该垂直场效应晶体管的该第二栅极电极具有第二高度，且该第一高度大于该第二高度。
12.如权利要求10所述的方法，其中，该垂直场效应晶体管的该第二栅极电极与该鞍形鳍式场效应晶体管的该第一栅极电极同时形成。
13.如权利要求10所述的方法，还包括：
在邻近该第一半导体鳍片的该第一装置区上以及邻近该第二半导体鳍片的该第二装置区上形成间隔层；以及
自该第二装置区移除该间隔层，
其中，当自该第二装置区移除该间隔层时，掩蔽该第一装置区上的该间隔层。
14.如权利要求13所述的方法，其中，该垂直场效应晶体管的该第二栅极电极形成于邻近该第一半导体鳍片的该间隔层上。
15.如权利要求13所述的方法，其中，在自邻近该第二半导体鳍片的该第二装置区移除该间隔层以后，形成该垂直场效应晶体管的该第二栅极电极。
16.如权利要求13所述的方法，其中，在自邻近该第一半导体鳍片的该第一装置区的该衬底移除该间隔层以后，凹入邻近该第一半导体鳍片的该第二装置区中的该沟槽隔离的该顶部表面。
17.如权利要求16所述的方法，其中，当凹入邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的该顶部表面时，该间隔层掩蔽该第一装置区的该顶部表面。
18.如权利要求13所述的方法，其中，通过蚀刻工艺凹入邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的该顶部表面，该蚀刻工艺相对该间隔层的第二材料选择性移除该介电层的第一材料。
19.如权利要求8所述的方法，其中，通过蚀刻工艺凹入邻近该第二半导体鳍片的该第二装置区中的该沟槽隔离的该顶部表面，该蚀刻工艺相对该第二半导体鳍片的第二材料选择性移除该介电层的第一材料。
20.如权利要求8所述的方法，其中，该第一半导体鳍片与该第二半导体鳍片同时形成，且该第一半导体鳍片与该第二半导体鳍片具有相等的宽度。
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