CN108807521A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN108807521A
CN108807521A CN201810380938.9A CN201810380938A CN108807521A CN 108807521 A CN108807521 A CN 108807521A CN 201810380938 A CN201810380938 A CN 201810380938A CN 108807521 A CN108807521 A CN 108807521A
Authority
CN
China
Prior art keywords
vertical structure
groove
substrate
vertical
gate metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810380938.9A
Other languages
English (en)
Other versions
CN108807521B (zh
Inventor
田炅烨
郑修然
崔在光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108807521A publication Critical patent/CN108807521A/zh
Application granted granted Critical
Publication of CN108807521B publication Critical patent/CN108807521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种制造半导体器件的方法。第一垂直结构和第二垂直结构形成在基板上。第二垂直结构紧邻第一垂直结构定位。绝缘层形成在第一和第二垂直结构之间的基板上。栅极金属和栅极电介质层形成在第一和第二垂直结构上。栅极金属、栅极电介质层和绝缘层的一部分被去除。一部分的基板被去除。栅极金属形成在第一和第二垂直结构上之后，该部分的基板被去除。

Description

半导体器件及其制造方法
技术领域
本发明总体涉及具有一个或多个沟槽的半导体器件以及制造具有一个或多个沟槽的半导体器件的方法。
背景技术
在半导体器件的制造中，通过从另外的多个晶体管形成沟槽可以将多个晶体管电隔离。在一个示例中，沟槽可以通过在基板上形成凹陷并在凹陷中填充绝缘材料而形成。
发明内容
根据本发明构思的示例性实施方式，用于制造半导体器件的方法包括在基板上形成第一垂直结构和第二垂直结构。第二垂直结构紧邻第一垂直结构定位。该方法还包括在基板上的第一垂直结构和第二垂直结构之间形成底部源极/漏极区。该方法还包括在第一和第二垂直结构之间的基板上形成绝缘层。该方法还包括在第一和第二垂直结构上形成栅极金属，以及去除第一和第二垂直结构之间的部分的栅极金属和绝缘层。该方法还包括去除第一和第二垂直结构之间的部分的基板以形成沟槽。在第一和第二垂直结构上形成栅极金属之后，去除该部分的基板。
根据本发明构思的示例性实施方式，一种半导体器件包括从基板延伸的第一晶体管。第一晶体管包括在第一下部源极/漏极区上的第一下部源极/漏极、形成在第一下部源极/漏极区上的第一垂直沟道、以及形成在第一垂直沟道上的第一顶部源极/漏极区。该半导体器件还包括从基板延伸的第二晶体管。第二晶体管包括形成在基板上的第二下部源极/漏极区、形成在第二下部源极/漏极区上的第二垂直沟道、以及形成在第二垂直沟道上的第二顶部源极/漏极区。该半导体器件还包括形成在第一和第二晶体管之间的基板上的第一沟槽。第一沟槽填充有第一绝缘材料。第一绝缘材料的高度大于基板的上表面的高度。
根据本发明构思的示例性实施方式，一种用于制造半导体器件的方法包括在基板上形成多个底部源极/漏极区、在基板上形成第一、第二和第三垂直结构。每个垂直结构包括垂直沟道。该方法还包括分别在第一和第二垂直结构之间以及在第二和第三垂直结构之间的基板上形成底部间隔物。该方法还包括在第一、第二和第三垂直结构的表面上形成栅极金属。该方法还包括分别从第一、第二和第三垂直结构的外表面去除一部分栅极金属，并且分别在第一和第二垂直结构之间以及在第二和第三垂直结构之间的基板上形成第一和第二沟槽。形成第一和第二沟槽发生在形成栅极金属之后。
根据本发明构思的示例性实施方式，一种用于制造芯片的方法包括在基板上形成多个垂直结构。多个垂直结构中的每个包括顶部源极/漏极区和沟道。该方法还包括在多个垂直结构之间的基板上形成多个底部源极/漏极区。该方法还包括在多个垂直结构之间的多个底部源极/漏极区上形成间隔物，在间隔物上和在多个垂直结构上形成栅极金属。该方法还包括去除多个垂直结构之间的部分的栅极金属和部分的基板，以形成一个或多个沟槽以及在一个或多个沟槽上方的相应的空间。该方法还包括在一个填充步骤中通过氧化物或氮化物填充一个或多个沟槽以及相应的空间。该方法还包括制造多个晶体管，在多个晶体管之间形成有沟槽。
附图说明
通过参考附图详细描述本发明构思的示例性实施方式，本发明构思的以上和其它特征将更加明显，其中：
图1是根据本发明构思的示例性实施方式的半导体器件的截面图；
图2是示出根据本发明构思的示例性实施方式在制造半导体器件期间在基板上形成多个层和光致抗蚀剂图案的截面图；
图3是示出根据本发明构思的示例性实施方式在制造半导体器件期间形成垂直堆叠的截面图；
图4是示出根据本发明构思的示例性实施方式在制造半导体器件期间形成底部间隔物的截面图；
图5是示出根据本发明构思的示例性实施方式在制造半导体器件期间形成栅极电介质和栅极金属的截面图；
图6是示出根据本发明构思的示例性实施方式在制造半导体器件期间形成有机平坦化层(OPL)的截面图；
图7是示出根据本发明构思的示例性实施方式的在制造半导体器件期间用于形成图案化的OPL的光刻工艺的截面图；
图8是示出根据本发明构思的示例性实施方式在制造半导体器件期间蚀刻栅极电介质和栅极金属的截面图；
图9是示出根据本发明构思的示例性实施方式在制造半导体器件期间用于形成图案化的OPL的光刻工艺的截面图；
图10是示出根据本发明构思的示例性实施方式在制造半导体器件期间在基板上形成沟槽的截面图；
图11是示出根据本发明构思的示例性实施方式在制造半导体器件期间填充沟槽的截面图；
图12是示出根据本发明构思的示例性实施方式在制造半导体器件期间在顶部间隔物上形成绝缘层的截面图；
图13是示出根据本发明构思的另一示例性实施方式在制造半导体器件期间在顶部间隔物上形成绝缘层的截面图；
图14是示出根据本发明构思的示例性实施方式在制造半导体器件期间用于绝缘层的化学机械抛光(CMP)工艺和形成停止物的截面图；
图15是示出根据本发明构思的示例性实施方式在制造半导体器件期间形成图案化绝缘层的截面图；
图16是示出根据本发明构思的示例性实施方式在制造半导体器件期间形成金属接触的截面图；
图17-19是示出根据本发明构思的示例性实施方式在制造半导体器件期间在形成沟槽之后重新连接栅极金属的截面图；
图20是示出根据本发明构思的示例性实施方式在制造半导体器件期间在形成沟槽之后重新连接底部源极/漏极区的截面图；
图21是根据本发明构思的示例性实施方式的制造半导体器件的方法的流程图。
具体实施方式
以下将参照附图更充分地描述本发明构思的示例性实施方式。然而，本公开可以以许多不同的形式来实现，并且不应该被解释为限于在此阐述的实施方式。
应该理解，当诸如层、膜、区域或基板的元件被称为“在”另一元件“上”时，其可以直接在另一元件上，或者也可以存在中间元件。还将理解的是，当诸如层、膜、区域或基板的元件被称为在另一元件“下方”时，其可以直接在另一元件下方或者也可以存在中间元件。
参考图1，根据本发明构思的示例性实施方式，可以示出半导体器件100的截面图。在一个实施方式中，半导体器件100可以包括一个或多个垂直沟道场效应晶体管(FET)110。在一个示例中，FET 110可以包括n型FET。在另一个示例中，FET 110可以包括p型FET。然而，本发明不限于此。半导体器件100可以包括n型FET和p型FET两者。
半导体器件100可以包括基板120。基板120可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族化合物半导体等。半导体器件100可以包括底部源极/漏极区160。底部源极/漏极区160可以包括半导体材料。例如，底部源极/漏极区160可以包括Si、Ge或SiGe。
在一个实施方式中，底部源极/漏极区160可以包括外延层。在一个实施方式中，通过用n型杂质或p型杂质掺杂例如Si、Ge或SiGe以选择性地形成n掺杂半导体层或p掺杂半导体层，可以形成底部源极/漏极区160。例如通过离子注入可以将n型杂质或p型杂质掺杂到基板120中。p型杂质可以包括例如硼(B)或铝(Al)，并且n型杂质可以包括例如磷(P)或砷(As)。基板120的成分、离子能量或热处理条件可以确定底部源极/漏极区160的深度和宽度。在一个示例中，底部源极/漏极区160的宽度可以与相邻垂直沟道220之间的间隙基本相同。然而，本发明不限于此。在另一个示例中，底部源极/漏极区160的宽度可以大于相邻垂直沟道220之间的间隙。
垂直沟道220可以形成在底部源极/漏极区160上。垂直沟道220可以包括例如半导体材料。例如，垂直沟道220可以包括Si、Ge、SiGe或III-V族化合物半导体。如所示，垂直沟道220可以至少设置在底部源极/漏极区160的一部分上，并且垂直沟道220可以设置为与底部源极/漏极区160电接触。
半导体器件100还可以包括形成在垂直沟道220的上表面上的顶部源极/漏极区230。顶部源极/漏极区230可以包括Si、Ge、SiGe或III-V族化合物半导体。在一个实施方式中，顶部源极/漏极区230可以通过用n型杂质或p型杂质掺杂硅(Si)来形成，以形成n型掺杂半导体层或p型掺杂半导体层。
虽然在图1中未示出，顶部源极/漏极区230可以连接到一个或多个金属接触，用于向顶部源极/漏极区230提供电信号。一个或多个金属接触可以包括例如钨(W)、钴Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物。
底部间隔物240可以形成在基板120上。例如，如图1所示，底部间隔物240可以形成在底部源极/漏极区160上。底部间隔物240可以将底部源极/漏极区160与形成在底部间隔物240上的其他结构元件隔离，并且可以包括绝缘层。在一个示例中，底部间隔物240可以包括硅氮化物(Si3N4)或硅氧化物(SiO2)。
具有预定厚度的栅极电介质层260可以形成在垂直沟道220的外表面上。在一个示例中，栅极电介质层260可以形成为共形地覆盖垂直沟道220的外表面。在另一示例中，栅极电介质层260可形成在底部间隔物240上。栅极电介质层260可包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、锆氧化物(ZrO2)、锆氮氧化物(ZrON)、铪锆氧化物(HfZrO)、铝氧化物(Al2O3)、五氧化二钽(Ta2O5)或其化合物。在另一示例中，栅极电介质层260可以包括高K电介质材料，例如，钛酸钡(BaTiO3)、钛酸钡锶(BST)、钛氧化物(TiO2)或其化合物。
栅极金属280可以形成在栅极电介质层260上。在一个实施方式中，栅极金属280的上部分的高度可以与垂直沟道220的上部分的高度基本相同。然而，本发明不限于此。在另一实施方式中，栅极金属280可以仅形成在垂直沟道220的一部分上。栅极金属280可以包括例如钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物。
顶部间隔物300可以形成在栅极金属280上并且围绕顶部源极/漏极区230的侧壁的一部分，以将栅极金属280与顶部源极/漏极区230隔离。顶部间隔物300可以包括例如硅氮化物(Si3N4)或硅氧化物(SiO2)。
图2是示出根据本发明构思的示例性实施方式在制造半导体器件100期间形成多个层和在所述多个层上形成一个或多个光致抗蚀剂图案380的截面图。在一个实施方式中，多个层可以形成堆叠360。例如，在形成所述多个层之前，底部源极/漏极区160可以通过例如化学气相沉积(CVD)形成在基板120上。在一个实施方式中，可使用离子注入工艺来提供n型或p型杂质以在底部源极/漏极区160中形成n型或p型区域。在一个实施方式中，在离子注入时或在离子注入之后，基板120可以在预定温度下退火，并且n型或p型杂质可以在整个基板120扩散。
垂直沟道层220'和顶部源极/漏极区层230'可以顺序地形成在基板120上。垂直沟道层220'或顶部源极/漏极区层230'中的至少一个可以例如由CVD形成，并且可以包括外延层。氧化物层320'和氮化物层340'可以使用例如CVD依次形成在顶部源极/漏极区层230上。光致抗蚀剂图案380可以使用光刻工艺形成在氮化物层340'上以使用光致抗蚀剂图案380作为掩模在后续阶段选择性地蚀刻堆叠360。
然而，本发明不限于此。在一个实施方式中，垂直沟道层220'和顶部源极/漏极区层230'可以通过向下蚀刻预定深度的基板120而形成。例如，通过例如离子注入可以向基板120提供n型或p型掺杂剂，以形成垂直沟道层220'和具有不同电性质的顶部源极/漏极区层230'。在一个示例中，通过在基板120中选择性地照射p型或n型杂质可以形成具有预定厚度的p型或n型层。
参考图3，根据本发明构思的示例性实施方式，堆叠360的一部分可以被选择性地蚀刻以形成一个或多个垂直结构400。在一个实施方式中，可以使用一个或多个光致抗蚀剂图案380作为掩模，通过干蚀刻或湿蚀刻来图案化堆叠360。在形成垂直结构400之后，可以去除光致抗蚀剂图案380以暴露氮化物层340。
参考图4，根据本发明构思的示例性实施方式，底部间隔物240可以形成在底部源极/漏极区160上。在一个实施方式中，底部间隔物层可以共形地形成在垂直结构400的外表面上和在基板120上。底部间隔物层的一部分可以被选择性地去除以在底部源极/漏极区160上形成底部间隔物240。如图所示，底部间隔物240可将底部源极/漏极区160与形成在底部间隔物240上方的其他层分离。底部间隔物240可通过使用例如CVD沉积例如硅氮化物或硅氧化物而形成。
图5示出根据本发明构思的示例性实施方式的垂直结构400上的栅极电介质层260和栅极金属280的形成。在一个实施方式中，可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)或热氧化或其组合在垂直结构400的外表面上形成栅极电介质层260。例如，栅极电介质层260可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、锆氧化物(ZrO2)、锆氮氧化物(ZrON)、铪锆氧化物(HfZrO2)、铝氧化物(Al2O3)、五氧化二钽(Ta2O5)或其化合物。在另一示例中，栅极电介质层260可以包括高K介电材料，例如，钛酸钡(BaTiO3)、钛酸钡锶(BST)、钛氧化物(TiO2)或其化合物。使用例如CVD、ALD或PVD可以将栅极金属280沉积在栅极电介质层260上。栅极金属280可以由例如钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物、或金属氮化物例如钛氮化物(TiN)形成。
参照图6至图8，根据本发明构思的示例性实施方式，可以选择性地去除栅极电介质层260和栅极金属280。在一个示例中，有机平坦化层(OPL)290'可以形成在栅极金属280上以平坦化，如图6所示。但是，本发明不限于此。例如，旋涂硬掩模(SOH)、无定形碳层(ACL)或其他光致抗蚀剂层可以形成在栅极金属280上。参考图7，OPL 290'可以被选择性地图案化以去除栅极金属280和栅极电介质层260的一部分。在一个实施方式中，栅极金属280和/或栅极电介质层260的上部分可以通过例如使用OPL图案290a作为掩模的干蚀刻或湿蚀刻工艺被去除，如图7所示。
结果，氮化物层340的上部分可以被暴露，并且栅极电介质层260和栅极金属280可以形成在垂直沟道220的侧壁上。在另一示例中，栅极电介质层260可以形成在顶部源极/漏极区230上。在栅极电介质层260和栅极金属280的上部分被去除之后，可以通过例如灰化工艺去除剩余的OPL图案290a以暴露栅极金属280和/或栅极电介质层260的下部，如图8所示。
参考图9-11，根据本发明构思的示例性实施方式，一个或多个沟槽可以形成在基板120上。参考图9，根据本发明构思的示例性实施方式，OPL图案290b可以通过光刻工艺形成。例如，OPL层可以形成在垂直结构400上。随后，在OPL层上可以形成并图案化光致抗蚀剂层(未示出)以形成OPL图案290b并且在OPL图案290b中具有间隙G1。OPL图案290可以用作掩模以去除相邻垂直结构402、404之间的栅极金属280、栅极电介质层260和底部间隔物240。在一个实施方式中，OPL图案290b中的间隙G1可以与相邻垂直结构402、404之间的间隙G1'基本相同。在另一实施方式中，间隙G1可以与相邻垂直结构402、404之间的间隙G1'不同。例如，间隙G1可以小于或者大于相邻垂直结构402、404之间的间隙G1'。
OPL图案290b可相对于垂直结构(例如相邻垂直结构402、404)定位，以将OPL图案290b中的间隙G1与相邻垂直结构402、404之间的间隙G1'对准。随后，可以通过从OPL图案290b的上方提供活性物质(reactive species)来执行干蚀刻。活性物质可以从OPL图案290b上方沿向下方向进入空间410以去除相邻垂直结构402、404之间的栅极金属280、栅极电介质层260或底部间隔物240。在一个实施方式中，空间410可以是在两个相邻垂直结构402、404之间的基板120的上表面上方的空间。当在空间410中去除栅极金属280、栅极电介质层260或底部间隔物240时，干蚀刻可以在向下的方向上进一步进行以去除部分的基板从而形成第一沟槽420，直到达到第一沟槽420的预定深度。在一个处理步骤中可以去除栅极金属280和基板120。结果，第一沟槽420可以将垂直结构402与垂直结构404物理和电隔离。第一沟槽420可以具有楔形形状。
如图9所示，OPL图案290b可以包括具有间隙G2的图案。具有间隙G2的图案的高度可以大于垂直结构的高度以形成空间414。在一个实施方式中，一种或多种活性物质可以在向下方向上提供到空间414以去除形成在基板120的未形成垂直结构的上表面上的栅极金属280、栅极电介质层260和底部间隔物240。例如，可以进行干蚀刻以去除基板120的一部分以形成第二沟槽430。结果，第二沟槽430可以将一个或多个垂直结构与由第二沟槽430分离的一个或多个垂直结构物理和电隔离。在一个示例中，第二沟槽430可以呈倒梯形的形状。在一个实施方式中，第一沟槽420和第二沟槽430可以在一个蚀刻步骤期间基本同时形成，并且第二沟槽430的深度可以与第一沟槽420的深度基本相同。
图11示出了根据本发明构思的示例性实施方式在基板120上填充第一沟槽420。在一个示例中，可以使用例如氧化物或氮化物中的一种，通过例如CVD或ALD在第一沟槽420和空间410中形成顶部间隔物300，以进一步隔离两个紧邻的垂直结构402、404。在一个实施方式中，顶部间隔物300可以共形地形成在垂直结构的外表面上，并且可以填充在两个相邻的垂直结构402、404之间的第一沟槽420。在一个实施方式中，在两个相邻的垂直结构402、404之间，在第一沟槽420被填充之后，顶部间隔物300可以填充空间410。例如，顶部间隔物300可以填充第一沟槽420和相邻的垂直结构402、404之间的空间410，并且在相邻垂直结构402、404之间的顶部间隔物300的上表面的高度可以大于基板120的上表面。例如，顶部间隔物300的上表面的高度可以与垂直结构402、404的顶部源极/漏极区230的高度基本相同或者大于垂直结构402、404的顶部源极/漏极区230的高度，如图11所示。然而，本发明不限于此。例如，空间410中的顶部间隔物300的高度可以小于垂直结构400的顶部源极/漏极区230的高度。
在一个实施方式中，形成在第二沟槽430上的顶部间隔物300可以不像形成在空间410和第一沟槽420中的顶部间隔物300一样厚。如图11所示，顶部间隔物300可以共形地形成在第二沟槽430的上表面上，并且第二沟槽430中的顶部间隔物300的厚度可以不大于形成在相邻的垂直结构402、404之间的空间410和第一沟槽420中的顶部间隔物300的厚度。
参考图12，根据本发明构思的示例性实施方式，绝缘层460可以形成在顶部间隔物300上。绝缘层460可以包括例如硅氧化物，并且可以使用例如CVD形成。绝缘层460的上表面可以不包括基本平坦的表面。例如，当绝缘层460形成在例如垂直结构402、404和第二沟槽430上时，绝缘层460可以由于垂直结构402、404和第二沟槽430之间的高度差而包括一个或多个台阶。在一个实施方式中，绝缘层460的最低上表面的高度可以高于垂直结构400的高度，如图12所示。在一个实施方式中，第二沟槽430可以由绝缘层460填充。例如，顶部间隔物300可以形成在第二沟槽430的表面上，并且绝缘层460可以形成在顶部间隔物上300上以形成分层结构。绝缘层460的上表面可以高于基板120的上表面。
参考图13，第二沟槽430可以形成为与垂直结构406相邻，并且第二沟槽430可以由顶部间隔物300和形成在顶部间隔物300上的绝缘层460填充以形成叠层结构。
参考图14，根据本发明构思的示例性实施方式，可以执行化学机械平面化(CMP)用于平坦化和/或平滑绝缘层460。在一个实施方式中，可以执行CMP工艺直到可以到达顶部间隔物300。在完成CMP工艺之后，可以使用例如CVD或ALD在绝缘层460上形成停止物480。停止物480可以包括例如氮化物或氧化物。停止物480可以保护下面的垂直结构400不被随后的蚀刻工艺损坏。
参考图15和图16，根据本发明构思的一个或多个示例性实施方式，氮化物层340和氧化物层320可被去除以形成金属接触520。图15示出了例如可以通过例如反应离子蚀刻(RIE)选择性地去除停止物480。在一个实施方式中，RIE可去除氮化物层340和氧化物层320以提供用于形成金属接触的空间500。在一个示例中，由于选择性，RIE可以不显著地去除绝缘层460。图16示出了金属接触520可以填充在空间500中，用于将顶部源极/漏极区230与半导体器件100外部的一个或多个电路电连接。金属接触可以包括例如钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物。
图17至图19示出根据本发明构思的示例性实施方式的在空间440形成之后重新连接栅极金属280的方法。在一个实施方式中，栅极金属280可在空间440形成并且顶部间隔物300填充在空间440中之后被重新连接。为了重新连接栅极金属280，在一个实施方式中，OPL或具有一个或多个开口的其他图案化掩模可以形成在垂直结构400上。在一个实施方式中，顶部间隔物300、栅极金属280、栅极电介质层260或底部间隔物240可以通过例如使用OPL图案290c作为掩模的干蚀刻在相邻垂直结构402、404之间被去除。在一个实施方式中，可以执行干蚀刻直到达到基板120的上表面。在另一实施方式中，可以在相邻垂直结构402、404之间的顶部间隔物300、栅极金属280、栅极电介质层260或底部间隔物240的去除中执行湿蚀刻。
随后，栅极金属280可以通过例如CVD形成在空间440中。在一个实施方式中，如图18所示，栅极金属280可以填充在顶部源极/漏极区230下方。然而，本发明不限于此。在另一实施方式中，栅极金属280可以被填充在顶部源极/漏极区230上方。栅极金属280的一部分可以通过湿蚀刻或干蚀刻被去除。例如，如图19所示，栅极金属280可以被部分地蚀刻以在两个相邻的垂直结构402、404之间形成空间450，并且可以连接两个相邻的垂直结构402、404。在这种情况下，第一沟槽420可以用顶部间隔物300填充以隔离相邻的垂直结构402、404。
图20示出根据本发明构思的示例性实施方式的在形成第一沟槽420之后重新连接底部源极/漏极区160的方法。在一个实施方式中，在形成第一沟槽420之后，底部源极/漏极区160可能需要被重新连接在相邻的垂直结构402、404之间。在一个实施方式中，底部源极/漏极区160可以通过例如CVD使用掩模在相邻垂直结构402、404之间形成半导体材料而形成。例如，Si、Ge或SiGe可以形成在第一沟槽420的表面上。n型杂质或者p型杂质也可以被掺杂到半导体材料。
图21是根据本发明构思的示例性实施方式的制造半导体器件100的方法的流程图600。可以注意的是，图21中描述的步骤顺序仅用于说明目的，并不意味着以任何方式限制该方法，因为可以理解的是，这些步骤可以以不同的逻辑顺序进行，可以包括额外的步骤或中间的步骤，或者所描述的步骤可以分成多个步骤而不会减损本发明。
在框610处，具有第一垂直沟道220的第一垂直结构402可以形成在基板120上。栅极电介质层260可以形成在第一垂直结构402的第一垂直沟道220的外表面上。在框620处，具有第二垂直沟道220的第二垂直结构404可以形成在基板120上，并且栅极电介质层260可以形成在第二垂直沟道220的外表面上。在一个示例中，第二垂直结构404可以与第一垂直结构402不同，第一垂直结构402和第二垂直结构404可以彼此紧邻地定位并且在第一垂直结构402和第二垂直结构404之间具有预定间隙。
在框630处，栅极金属280可以形成在第一垂直结构402和第二垂直结构404的第一垂直沟道和第二垂直沟道上。在一个示例中，栅极金属280可以由第一和第二垂直沟道220共享。
在框640处，可以通过例如干蚀刻或湿蚀刻来去除栅极金属280的一部分。例如，形成在第一和第二垂直结构402、404的上部分上的栅极金属280可以通过蚀刻被去除。
在框650处，可去除相邻垂直结构400之间的基板120的一部分以在基板120上形成第一沟槽420。在一个示例中，第一沟槽420的宽度可实质上等于第一垂直结构402和第二垂直结构404的间隙。
如上所述，本发明的示例性实施方式提供了一种制造具有用于分离第一垂直结构和第二垂直结构的一个或多个沟槽的半导体器件的方法。所述沟槽可以在栅极金属形成在垂直结构的外表面上之后形成。
尽管已经详细描述了本发明的说明性实施方式，但应该理解的是，本发明并不意图限于所公开的具体示例性实施方式。基于上述公开内容，本领域技术人员将能够进行各种改变、替换和变更而不脱离由所附权利要求限定的本发明的精神和范围。
本申请要求于2017年4月26日向美国专利和商标局提交的美国临时专利申请第62/490,314号以及于2017年12月26日向美国专利和商标局提交的美国非临时专利申请第15/854,311号的优先权，其公开通过引用整体结合在此。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
在基板上形成第一垂直结构和第二垂直结构，所述第二垂直结构紧邻所述第一垂直结构定位；
在所述基板上在所述第一垂直结构和所述第二垂直结构之间形成底部源极/漏极区；
在所述第一垂直结构和所述第二垂直结构之间在所述基板上形成绝缘层；
在所述第一垂直结构和所述第二垂直结构上形成栅极金属；
去除在所述第一垂直结构和所述第二垂直结构之间的部分的所述栅极金属和所述绝缘层；
去除在所述第一垂直结构和所述第二垂直结构之间的部分的所述基板以形成沟槽；和
使用氧化物或氮化物填充所述沟槽，
其中去除所述部分的所述基板发生在所述栅极金属形成在所述第一垂直结构和所述第二垂直结构上之后。
2.根据权利要求1所述的方法，其中通过干蚀刻去除所述部分的所述基板。
3.根据权利要求1所述的方法，其中所述沟槽的上部分的宽度与所述第一垂直结构和所述第二垂直结构之间的间隙相同。
4.根据权利要求1所述的方法，其中填充所述沟槽包括使用所述氧化物或所述氮化物填充所述沟槽，直到所述氧化物或所述氮化物的高度在所述基板的上表面之上。
5.根据权利要求1所述的方法，其中形成所述栅极金属包括使用钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物中至少一个形成所述栅极金属。
6.根据权利要求1所述的方法，
其中所述绝缘层包括氮化物或氧化物中的一个。
7.根据权利要求1所述的方法，还包括：
去除在所述第一垂直结构和所述第二垂直结构之间的所述氧化物或所述氮化物；和
在所述第一垂直结构和所述第二垂直结构之间形成所述栅极金属。
8.根据权利要求7所述的方法，其中在所述基板的上表面之上的所述氧化物或所述氮化物通过干蚀刻或湿蚀刻被去除。
9.根据权利要求1所述的方法，还包括：
去除在所述第一垂直结构和所述第二垂直结构之间的所述氧化物或所述氮化物；和
在所述沟槽中形成所述底部源极/漏极区。
10.根据权利要求9所述的方法，
其中所述底部源极/漏极区包括硅(Si)、锗(Ge)或硅锗(SiGe)。
11.一种制造芯片的方法，所述方法包括：
在基板上形成多个底部源极/漏极区；
在所述基板上形成第一垂直结构、第二垂直结构和第三垂直结构，所述第一垂直结构、所述第二垂直结构和所述第三垂直结构中的每个包括垂直沟道；
在所述基板上、分别在所述第一垂直结构和所述第二垂直结构之间以及在所述第二垂直结构和所述第三垂直结构之间形成底部间隔物；
在所述第一垂直结构、所述第二垂直结构和所述第三垂直结构的外表面上形成栅极金属；
分别从所述第一垂直结构、所述第二垂直结构和所述第三垂直结构的外表面去除部分的所述栅极金属；和
在所述基板上、分别在所述第一垂直结构和所述第二垂直结构之间以及在所述第二垂直结构和所述第三垂直结构之间形成第一沟槽和第二沟槽，
其中形成所述第一沟槽和所述第二沟槽发生在形成所述栅极金属之后。
12.根据权利要求11所述的方法，
其中去除所述部分的所述栅极金属包括从所述第一垂直结构、所述第二垂直结构和所述第三垂直结构的上部分蚀刻所述部分的所述栅极金属。
13.根据权利要求11所述的方法，
其中形成所述第一沟槽和所述第二沟槽包括蚀刻所述基板以形成所述第一凹槽和所述第二凹槽。
14.根据权利要求11所述的方法，
其中形成所述第一沟槽和所述第二沟槽包括在形成所述第一沟槽和所述第二沟槽之前分别在所述第一垂直结构和所述第二垂直结构之间以及在所述第二垂直结构和所述第三垂直结构之间在向下方向上去除所述栅极金属和部分的所述基板。
15.根据权利要求11所述的方法，还包括：
在所述第一沟槽中形成第一绝缘材料。
16.根据权利要求15所述的方法，
其中所述第一绝缘材料的高度大于所述基板的上表面的高度。
17.根据权利要求11所述的方法，还包括：
在所述第二沟槽中形成第一绝缘材料和第二绝缘材料。
18.根据权利要求17所述的方法，
其中形成所述第一绝缘材料和所述第二绝缘材料包括在所述第二沟槽中以层状结构形成所述第一绝缘材料和所述第二绝缘材料。
19.根据权利要求17所述的方法，
其中所述第一绝缘材料和所述第二绝缘材料包括氧化物和氮化物。
20.一种用于制造芯片的方法，所述方法包括：
在基板上形成多个垂直结构，所述垂直结构的每个包括顶部源极/漏极区和沟道；
在所述多个垂直结构之间的所述基板上形成多个底部源极/漏极区；
在所述多个垂直结构之间的所述多个底部源极/漏极区上形成间隔物；
在所述间隔物上和所述多个垂直结构上形成栅极金属；
去除在所述多个垂直结构之间的部分的所述栅极金属和部分的所述基板，以形成一个或多个沟槽以及在所述一个或多个沟槽上方的相应的空间；
在一个填充步骤中通过氧化物或氮化物填充所述一个或多个沟槽和所述相应的空间；和
制造多个晶体管，在所述多个晶体管之间形成有沟槽。
CN201810380938.9A 2017-04-26 2018-04-25 半导体器件及其制造方法 Active CN108807521B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762490314P 2017-04-26 2017-04-26
US62/490,314 2017-04-26
US15/854,311 US10373878B2 (en) 2017-04-26 2017-12-26 Semiconductor device and method of manufacturing the same
US15/854,311 2017-12-26

Publications (2)

Publication Number Publication Date
CN108807521A true CN108807521A (zh) 2018-11-13
CN108807521B CN108807521B (zh) 2023-10-20

Family

ID=63916838

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810380938.9A Active CN108807521B (zh) 2017-04-26 2018-04-25 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US10373878B2 (zh)
KR (1) KR102334743B1 (zh)
CN (1) CN108807521B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373878B2 (en) 2017-04-26 2019-08-06 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130011987A1 (en) * 2011-07-05 2013-01-10 Jung-Hee Park Method for fabricating semiconductor device with vertical gate
US20160293756A1 (en) * 2015-03-31 2016-10-06 Stmicroelectronics, Inc. Vertical tunneling finfet
US20160300848A1 (en) * 2015-04-07 2016-10-13 Sandisk Technologies Inc. Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
KR20160142803A (ko) * 2016-11-30 2016-12-13 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6352909B1 (en) 2000-01-06 2002-03-05 Silicon Wafer Technologies, Inc. Process for lift-off of a layer from a substrate
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
KR101534679B1 (ko) 2009-02-20 2015-07-07 삼성전자주식회사 금속-반도체 화합물 영역을 갖는 반도체소자 제조방법
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US9536977B2 (en) 2013-01-18 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
EP3061124A4 (en) 2013-09-26 2017-04-26 Intel Corporation Vertical non-planar semiconductor device for system-on-chip (soc) applications
US9530863B1 (en) 2016-04-13 2016-12-27 Globalfoundries Inc. Methods of forming vertical transistor devices with self-aligned replacement gate structures
US9536793B1 (en) 2016-04-22 2017-01-03 Globalfoundries Inc. Self-aligned gate-first VFETs using a gate spacer recess
US10535652B2 (en) * 2016-10-27 2020-01-14 International Business Machines Corporation Fabrication of vertical fin field effect transistors having top air spacers and a self-aligned top junction
US9799570B1 (en) * 2017-02-13 2017-10-24 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles
US10043900B1 (en) * 2017-03-20 2018-08-07 International Business Machines Corporation Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths
US10373878B2 (en) 2017-04-26 2019-08-06 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130011987A1 (en) * 2011-07-05 2013-01-10 Jung-Hee Park Method for fabricating semiconductor device with vertical gate
US20160293756A1 (en) * 2015-03-31 2016-10-06 Stmicroelectronics, Inc. Vertical tunneling finfet
US20160300848A1 (en) * 2015-04-07 2016-10-13 Sandisk Technologies Inc. Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
KR20160142803A (ko) * 2016-11-30 2016-12-13 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법

Also Published As

Publication number Publication date
US10373878B2 (en) 2019-08-06
KR20180120069A (ko) 2018-11-05
US20180315662A1 (en) 2018-11-01
CN108807521B (zh) 2023-10-20
KR102334743B1 (ko) 2021-12-02
US20190333825A1 (en) 2019-10-31
US10804160B2 (en) 2020-10-13

Similar Documents

Publication Publication Date Title
TWI697106B (zh) 三維記憶體裝置及其製造方法
CN103378153B (zh) 用于集成有电容器的FinFET的结构和方法
TW201924027A (zh) 三維記憶體元件及其製造方法
US9318431B2 (en) Integrated circuit having a MOM capacitor and method of making same
TWI549166B (zh) 在淺溝渠隔離內之隔離電容器
TWI597848B (zh) 鰭式場效應電晶體結構及其製造方法
TWI625858B (zh) 鰭式場效電晶體、半導體裝置及其製造方法
CN108400137B (zh) 垂直场效应晶体管与鞍形鳍式场效应晶体管的集成
CN106158966A (zh) 具有不齐平的栅极结构的半导体结构及其形成方法
CN111180449A (zh) 形成三维存储设备的栅极结构的方法
TW201743458A (zh) 半導體元件的製造方法
CN107346782B (zh) 鳍型场效应晶体管及其制造方法
US10256321B2 (en) Semiconductor device including enhanced low-k spacer
TW201735772A (zh) 鰭式場效電晶體元件及其形成方法
CN102194754A (zh) 半导体装置及其制造方法
TW202113945A (zh) 半導體裝置的形成方法
TW202127662A (zh) 半導體裝置
CN108010883A (zh) 动态随机存取存储器结构及其制造方法
KR20120057818A (ko) 반도체 장치 제조 방법
CN106469684A (zh) 半导体装置及其形成方法
CN106206434A (zh) 半导体结构及其制造工艺
US9741615B1 (en) Contacts for a fin-type field-effect transistor
CN105762134A (zh) 集成电路设备和形成集成电路设备的方法
CN104241359A (zh) 半导体结构及其制作方法
TWI658593B (zh) 半導體裝置及其製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant