KR20180120069A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에, 제1 수직 구조체 및 제1 수직 구조체에 인접하여 배치되는 제2 수직 구조체를 형성하고, 제1 및 제2 수직 구조체 사이의 기판 상에, 하부 소오스/드레인 영역을 형성하고, 제1 및 제2 수직 구조체 사이의 기판 상에, 절연막을 형성하고, 제1 및 제2 수직 구조체 상에, 게이트 금속을 형성하고, 제1 및 제2 수직 구조체 사이의, 게이트 금속의 일부 및 절연막의 일부를 제거하고, 제1 및 제2 수직 구조체 사이의 기판의 일부를 제거하여, 트렌치를 형성하고, 산화물 및 질화물 중 적어도 하나를 이용하여 트렌치를 채우는 것을 포함하고, 기판의 일부를 제거하는 것은, 제1 및 제2 수직 구조체 상에 게이트 금속이 형성된 후에 수행된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조에 있어서, 복수의 트랜지스터는 다른 복수의 트랜지스터로부터 트렌치를 형성함으로써 전기적으로 분리될 수 있다. 몇몇 실시예에서, 상기 트렌치는, 기판 상에 리세스를 형성하고, 상기 리세스 내에 절연 물질을 채움으로써 형성될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성 및 공정 효율성을 향상시키는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 수직 구조체 및 제1 수직 구조체에 인접하여 배치되는 제2 수직 구조체를 형성하고, 제1 및 제2 수직 구조체 사이의 기판 상에, 하부 소오스/드레인 영역을 형성하고, 제1 및 제2 수직 구조체 사이의 기판 상에, 절연막을 형성하고, 제1 및 제2 수직 구조체 상에, 게이트 금속을 형성하고, 제1 및 제2 수직 구조체 사이의, 게이트 금속의 일부 및 절연막의 일부를 제거하고, 제1 및 제2 수직 구조체 사이의 기판의 일부를 제거하여, 트렌치를 형성하고, 산화물 및 질화물 중 적어도 하나를 이용하여 트렌치를 채우는 것을 포함하고, 기판의 일부를 제거하는 것은, 제1 및 제2 수직 구조체 상에 게이트 금속이 형성된 후에 수행된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판으로부터 연장되는 제1 트랜지스터, 기판으로부터 연장되는 제2 트랜지스터, 및 제1 및 제2 트랜지스터 사이의 기판 상에 형성되고, 제1 절연 물질로 채워지는 제1 트렌치를 포함하고, 제1 트랜지스터는, 기판 상에 형성된 제1 하부 소오스/드레인 영역과, 제1 하부 소오스/드레인 영역 상에 형성된 제1 수직 채널과, 제1 수직 채널 상에 형성된 제1 상부 소오스/드레인 영역을 포함하고, 제2 트랜지스터는, 기판 상에 형성된 제2 하부 소오스/드레인 영역과, 제2 하부 소오스/드레인 영역 상에 형성된 제2 수직 채널과, 제2 수직 채널 상에 형성된 제2 상부 소오스/드레인 영역을 포함하고, 제1 절연 물질의 높이는 기판의 상면의 높이보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 하부 소오스/드레인 영역을 형성하고, 기판 상에, 수직 채널을 각각 포함하는 제1 내지 제3 수직 구조체를 형성하고, 제1 및 제2 수직 구조체 사이 및 제2 및 제3 수직 구조체 사이의 기판 상에, 각각 하부 스페이서를 형성하고, 제1 내지 제3 수직 구조체의 외면 상에, 게이트 금속을 형성하고, 제1 내지 제3 수직 구조체의 외면으로부터 게이트 금속의 일부를 제거하고, 제1 및 제2 수직 구조체 사이 및 제2 및 제3 수직 구조체 사이의 기판 상에, 각각 제1 및 제2 트렌치를 형성하는 것을 포함하고, 제1 및 제2 트렌치를 형성하는 것은, 게이트 금속을 형성한 후에 수행된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 상부 소오스/드레인 영역 및 채널을 각각 포함하는 복수의 수직 구조체를 형성하고, 복수의 수직 구조체 사이의 기판 상에, 복수의 하부 소오스/드레인 영역을 형성하고, 복수의 수직 구조체 사이의 복수의 하부 소오스/드레인 영역 상에, 스페이서를 형성하고, 스페이서 및 복수의 수직 구조체 상에, 게이트 금속을 형성하고, 복수의 수직 구조체 사이의, 게이트 금속의 일부 및 기판의 일부를 제거하여, 하나 이상의 트렌치 및 트렌치 상에 대응되는 공간을 형성하고, 단일 충진 단계(one filling step)로, 트렌치 및 공간을 산화물 및 질화물 중 적어도 하나로 채우고, 복수의 트랜지스터를 형성하는 것을 포함하고, 트렌치는 복수의 트랜지스터 사이에 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 기판 상에 복수의 층 및 포토레지스트 패턴(photoresist pattern)을 형성하는 것을 도시하는 단면도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 수직 스택(vertical stack)을 형성하는 것을 도시하는 단면도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 하부 스페이서를 형성하는 것을 도시하는 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 게이트 유전막 및 게이트 금속을 형성하는 것을 도시하는 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 유기 평탄화층(OPL; organic planarization layer)을 형성하는 것을 도시하는 단면도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 패터닝된 유기 평탄화층을 형성하기 위한 포토리소그래피(photolithography) 공정을 도시하는 단면도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 게이트 유전막 및 게이트 금속을 식각하는 것을 도시하는 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 패터닝된 유기 평탄화층을 형성하기 위한 포토리소그래피(photolithography) 공정을 도시하는 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 기판 상에 트렌치를 형성하는 것을 도시하는 단면도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 트렌치를 채우는 것을 도시하는 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 상부 스페이서 상에 절연막을 형성하는 것을 도시하는 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 상부 스페이서 상에 절연막을 형성하는 것을 도시하는 단면도이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 절연막에 대해 화학적 기계적 연마(CMP; chemical mechanical polishing) 공정을 수행하고, 스토퍼(stopper)를 형성하는 것을 도시하는 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 패터닝된 절연막을 형성하는 것을 도시하는 단면도이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 금속 컨택을 형성하는 것을 도시하는 단면도이다.
도 17 내지 도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 트렌치가 형성된 후에 게이트 금속을 재형성하는 것을 도시하는 단면도이다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 트렌치가 형성된 후에 하부 소오스/드레인 영역을 재형성하는 것을 도시하는 단면도이다.
도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함하는 것으로 이해될 것이다. 또한, 소자 또는 층이 다른 소자 또는 층의 "아래(under)" 또는 "하(under)"로 지칭되는 것은 다른 소자 또는 층의 바로 아래뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함하는 것으로 이해될 것이다.
도 1을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(100)의 단면도가 도시될 수 있다.
몇몇 실시예에서, 반도체 장치(100)는 하나 이상의 수직 채널(vertical channel) 전계 효과 트랜지스터(110; FET)를 포함할 수 있다. 일례로, FET(110)은 n형 FET을 포함할 수 있다. 다른 예로, FET(110)은 p형 FET을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 반도체 장치(100)는 n형 FET 및 p형 FET을 모두 포함할 수도 있다.
반도체 장치(100)는 기판(120)을 포함할 수 있다. 기판(120)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V 화합물 반도체 등을 포함할 수 있다.
반도체 장치(100)는 하부 소오스/드레인 영역을 포함할 수 있다. 하부 소오스/드레인 영역(160)은 반도체 물질을 포함할 수 있다. 예를 들어, 하부 소오스/드레인 영역(160)은 Si, Ge 또는 SiGe을 포함할 수 있다.
몇몇 실시예에서, 하부 소오스/드레인 영역(160)은 에피층(epitaxial layer)을 포함할 수 있다. 몇몇 실시예에서, n형으로 도핑된 반도체막 또는 p형으로 도핑된 반도체막을 선택적으로 형성하기 위해, 하부 소오스/드레인 영역(160)은 예를 들어, Si, Ge 또는 SiGe을 n형 불순물 또는 p형 불순물으로 도핑함으로써 형성될 수 있다. n형 불순물 또는 p형 불순물은 예를 들어, 이온 주입(ion implantation)에 의해 기판(120) 내에 도핑될 수 있다. p형 불순물은 예를 들어, 붕소(B) 또는 알루미늄(Al)을 포함할 수 있다. n형 불순물은 예를 들어, 인(P) 또는 비소(As)를 포함할 수 있다.
기판(120)의 구성, 이온 에너지(ion energy), 또는 열처리 조건 등은 하부 소오스/드레인 영역(160)의 깊이 및 폭을 결정할 수 있다. 일례로, 하부 소오스/드레인 영역(160)의 폭은, 이웃하는 수직 채널(220)들 사이의 간격과 실질적으로 동일할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 예로, 하부 소오스/드레인 영역(160)은 폭은, 이웃하는 수직 채널(220)들 사이의 간격보다 클수도 있다.
수직 채널(220)은 하부 소오스/드레인 영역(160) 상에 형성될 수 있다. 수직 채널(220)은 예를 들어, 비도핑된(undoped) 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널(220)은 Si, Ge, SiGe 또는 III-V 화합물 반도체를 포함할 수 있다. 도시된 것처럼, 수직 채널(220)은 적어도 하부 소오스/드레인 영역(160)의 일부 상에 형성될 수 있다. 수직 채널(220)은 하부 소오스/드레인 영역(160)과 전기적으로 접촉되도록 배치될 수 있다.
반도체 장치(100)는, 수직 채널(220)의 상면 상에 형성된 상부 소오스/드레인 영역(230)을 더 포함할 수 있다. 상부 소오스/드레인 영역(230)은 예를 들어, Si, Ge, SiGe 또는 III-V 화합물 반도체를 포함할 수 있다. 몇몇 실시예에서, n형으로 도핑된 반도체막 또는 p형으로 도핑된 반도체막을 형성하기 위해, 상부 소오스/드레인 영역(230)은, 예를 들어, 실리콘(Si)을 n형 불순물 또는 p형 불순물으로 도핑함으로써 형성될 수 있다.
도 1에는 도시되지 않았으나, 상부 소오스/드레인 영역(230)에 전기적 신호를 제공하기 위해, 상부 소오스/드레인 영역(230)은 하나 이상의 금속 컨택과 접속될 수 있다. 상기 하나 이상의 금속 컨택은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 카바이드(metal carbides) 및 금속 질화물 중 적어도 하나를 포함할 수 있다.
하부 스페이서(240)는 기판(120) 상에 형성될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 하부 스페이서(240)는 하부 소오스/드레인 영역(160) 상에 형성될 수 있다. 하부 스페이서(240)는, 하부 스페이서(240) 상에 형성된 다른 구조적 구성 요소로부터 하부 소오스/드레인 영역(160)을 격리시킬 수 있다. 하부 스페이서(240)는 절연막을 포함할 수 있다. 일례로, 하부 스페이서(240)는 실리콘 질화물(Si3N4) 또는 실리콘 산화물(SiO2)을 포함할 수 있다.
소정의 두께를 갖는 게이트 유전막(260)이 수직 채널(220)의 외면 상에 형성될 수 있다. 일례로, 게이트 유전막(260)은, 수직 채널(220)의 외면을 컨포멀하게(conformally) 덮도록 형성될 수 있다. 또한, 예를 들어, 게이트 유전막(260)은 하부 스페이서(240) 상에 형성될 수 있다. 게이트 유전막(260)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrON), 하프늄 지르코늄 산화물(HfZrO2), 알루미늄 산화물(Al2O3), 탄탈럼 5산화물(Ta2O5) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 유전막(260)은 고유전율 물질, 예를 들어, barium titanate (BaTiO3), barium strontium titanate (BST), 티타늄 산화물(TiO2) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 금속(280)은 게이트 유전막(260) 상에 형성될 수 있다. 몇몇 실시예에서, 게이트 금속(280)의 상부의 높이는, 수직 채널(220)의 상부의 높이와 실질적으로 동일할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 예로, 게이트 금속(280)은 수직 채널(220)의 일부 상에만 형성될 수도 있다. 게이트 금속(280)은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 카바이드(metal carbides) 및 금속 질화물 중 적어도 하나를 포함할 수 있다.
상부 스페이서(300)는 게이트 금속(280) 상 및 상부 소오스/드레인 영역(230)의 측벽의 일부 주위에 형성되어, 상부 소오스/드레인 영역(230)으로부터 게이트 금속(280)을 격리시킬 수 있다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 복수의 층 및 상기 복수의 층 상의 하나 이상의 포토레지스트 패턴(380; photoresist pattern)을 형성하는 것을 도시하는 단면도이다.
몇몇 실시예에서, 복수의 층은 스택(360)을 형성할 수 있다. 예를 들어, 하부 소오스/드레인 영역(160)은, 복수의 층을 형성하기 전에, 예를 들어, 화학적 기상 증착(CVD; chemical vapor deposition)에 의해 기판(120) 상에 형성될 수 있다. 몇몇 실시예에서, 하부 소오스/드레인 영역(160) 내에 n형 또는 p형 영역을 형성하기 위해, 이온 주입 공정이 n형 또는 p형 불순물을 제공하는데 사용될 수 있다. 몇몇 실시예에서, 이온 주입 동안에 또는 이온 주입 후에, 기판(120)은 소정의 온도에서 어닐링될 수 있고, n형 또는 p형 불순물은 기판(120) 내로 확산될 수 있다.
수직 채널층(220') 및 상부 소오스/드레인 영역층(230')은 기판(120) 상에 순차적으로 형성될 수 있다. 수직 채널층(220') 및 상부 소오스/드레인 영역층(230') 중 적어도 하나는, 예를 들어, CVD에 의해 형성될 수 있다. 또한, 수직 채널층(220') 및 상부 소오스/드레인 영역층(230') 중 적어도 하나는 에피층을 포함할 수 있다. 산화물층(320') 및 질화물층(340')은, 예를 들어, CVD에 의해 상부 소오스/드레인 영역층(230') 상에 순차적으로 형성될 수 있다.
포토레지스트 패턴(380)은 포토리소그래피(photolithography) 공정에 의해 질화물층(340') 상에 형성되어, 후속 공정에서 스택(360)을 선택적으로 식각하는데 마스크로 이용될 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 몇몇 실시예에서, 수직 채널층(220') 및 상부 소오스/드레인 영역층(230')은 기판(120)을 소정의 깊이로 에칭함으로써 형성될 수도 있다. 예를 들어, 기판(120)은 예를 들어, 이온 주입에 의해 n형 또는 p형 도펀트(dopants)를 포함할 수 있고, 서로 다른 전기적 특성을 갖는 수직 채널층(220') 및 상부 소오스/드레인 영역층(230')이 형성될 수 있다. 일례로, 소정의 두께를 갖는 p형 또는 n형 층은, 기판(120) 내에 p형 또는 n형 불순물을 선택적으로 조사함으로써 형성될 수 있다.
도 3을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스택(360)의 일부가 선택적으로 식각되어 하나 이상의 수직 구조체(400)를 형성할 수 있다.
몇몇 실시예에서, 하나 이상의 포토레지스트 패턴(380)을 마스크로 이용하여, 건식 식각 또는 습식 식각에 의해 스택(360)이 패터닝될 수 있다. 수직 구조체(400)가 형성된 후에, 포토레지스트 패턴(380)은 제거되어 질화물층(340')을 노출시킬 수 있다.
도 4를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 하부 소오스/드레인 영역(160) 상에 하부 스페이서(240)가 형성될 수 있다.
몇몇 실시예에서, 하부 스페이서층이 수직 구조체(400)의 외면 및 기판(120) 상에 컨포멀하게 형성될 수 있다. 상기 하부 스페이서층의 일부는 선택적으로 제거되어, 하부 소오스/드레인 영역(160) 상에 하부 스페이서(240)를 형성할 수 있다. 도시된 것처럼, 하부 스페이서(240)는, 하부 스페이서(240) 위에 형성된 다른 층들로부터 하부 소오스/드레인 영역(160)을 분리시킬 수 있다. 하부 스페이서(240)는 예를 들어, 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를, 예를 들어, CVD을 이용하여 증착함으로써 형성될 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따라, 게이트 유전막(260) 및 게이트 금속(280)을 형성하는 것을 도시한다.
몇몇 실시예에서, CVD, 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition) 및 열산화(thermal oxidation) 이들의 조합 중 적어도 하나에 의해, 게이트 유전막(260)이 수직 구조체(400)의 외면 상에 형성될 수 있다.
게이트 유전막(260)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrON), 하프늄 지르코늄 산화물(HfZrO2), 알루미늄 산화물(Al2O3), 탄탈럼 5산화물(Ta2O5) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 유전막(260)은 고유전율 물질, 예를 들어, barium titanate (BaTiO3), barium strontium titanate (BST), 티타늄 산화물(TiO2) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 금속(280)은 예를 들어, CVD, ALD 또는 PVD에 의해, 게이트 유전막(260) 상에 증착될 수 있다. 게이트 금속(280)은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 카바이드(metal carbides) 및 금속 질화물(예를 들어, 티타늄 질화물(TiN)) 중 적어도 하나를 포함할 수 있다.
도 6 내지 도 8을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 게이트 유전막(260) 및 게이트 금속(280)이 선택적으로 제거될 수 있다.
몇몇 실시예에서, 도 6에 도시된 것처럼, 평탄화를 위해 게이트 금속(280) 상에 유기 평탄화막(290'; OPL)이 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 예를 들어, 스핀 온 하드마스크(SOH; spin-on-hardmask), 비정질 탄소층(ACL; amorphous carbon layer) 또는 다른 포토레지스트막이 게이트 금속(280) 상에 형성될 수도 있다.
도 7을 참조하면, 게이트 금속(280) 및 게이트 유전막(260)의 일부를 제거하기 위해 OPL(290')이 선택적으로 패터닝될 수 있다. 몇몇 실시예에서, 도 7에 도시된 것처럼, 게이트 금속(280)의 상부 및/또는 게이트 유전막(260)의 상부는, OPL 패턴(290a)을 마스크로 이용하여, 예를 들어, 건식 식각 및 습식 식각 공정 중 적어도 하나에 의해 제거될 수 있다.
이에 따라, 질화물층(340)의 상부가 노출될 수 있고, 게이트 유전막(260) 및 게이트 금속(280)이 수직 채널(220)의 측벽 상에 형성될 수 있다. 예를 들어, 게이트 유전막(260)은 상부 소오스/드레인 영역(230) 상에 형성될 수 있다. 게이트 유전막(260)의 상부 및 게이트 금속(280)의 상부가 제거된 후에, 남아 있는 OPL 패턴(290a)은 예를 들어, 애싱(ashing) 공정에 의해 제거될 수 있다. 이에 따라, 도 8에 도시된 것처럼, 게이트 금속(280) 및/또는 게이트 유전막(260)의 하부가 노출될 수 있다.
도 9 내지 도 11을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 기판(120) 상에 하나 이상의 트렌치가 형성될 수 있다.
도 9를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, OPL 패턴(290b)이 포토리소그래피 공정에 의해 형성될 수 있다. 예를 들어, OPL막이 수직 구조체(400) 상에 형성될 수 있다. 이어서, 상기 OPL막 상에 포토레지스트막(미도시)이 형성되고 패터닝되어, 내부에 간격(G1)을 갖는 OPL 패턴(290b)을 형성할 수 있다.
이웃하는 수직 구조체들(402, 404) 사이의 게이트 금속(280), 게이트 유전막(260) 및 하부 스페이서(240)를 제거하기 위해, OPL 패턴(290b)은 마스크로 이용될 수 있다. 몇몇 실시예에서, OPL 패턴(290b) 내의 간격(G1)은, 이웃하는 수직 구조체들(402, 404) 사이의 간격(도 10의 G1')과 실질적으로 동일할 수 있다. 몇몇 실시예에서, 간격(G1)은 이웃하는 수직 구조체들(402, 404) 사이의 간격(G1')과 다를 수도 있다. 예를 들어, 간격(G1)은 이웃하는 수직 구조체들(402, 404) 사이의 간격(G1')보다 작거나 클 수도 있다.
OPL 패턴(290b) 내의 간격(G1)을 이웃하는 수직 구조체들(402, 404) 사이의 간격(G1')과 정렬시키기 위해, OPL 패턴(290b)은 수직 구조체들(예를 들어, 수직 구조체들(402, 404))에 대하여 배치될 수 있다. 이어서, OPL 패턴(290b) 위에서부터 반응성 종(reactive species)을 제공함으로써 건식 식각이 수행될 수 있다. 상기 반응성 종은, OPL 패턴(290b) 위에서부터 아래 방향으로 공간(410)에 진입하여, 인접하는 수직 구조체들(402, 404) 사이의 게이트 금속(280), 게이트 유전막(260) 또는 하부 스페이서(240)를 제거할 수 있다. 몇몇 실시예에서, 공간(410)은, 2개의 이웃하는 수직 구조체들(402, 404) 사이의 기판(120)의 상면 위의 공간일 수 있다.
게이트 금속(280), 게이트 유전막(260) 또는 하부 스페이서(240)가 공간(410) 내에서 제거될 때, 건식 식각은 아래 방향으로 더 진행될 수 있다. 이에 따라, 소정의 깊이에 이를 때까지 기판(120)의 일부가 제거되어, 제1 트렌치(420)가 형성될 수 있다. 게이트 금속(280) 및 기판(120)은 단일 공정 단계(one processing step)로 제거될 수 있다. 이에 따라, 제1 트렌치(420)는, 수직 구조체(404)로부터 수직 구조체(402)를 물리적 및 적기적으로 격리시킬 수 있다. 제1 트렌치(420)는 예를 들어, 쐐기(wedge) 모양을 가질 수 있다.
도 9에 도시된 것처럼, OPL 패턴(290b)은 간격(G2)을 갖는 패턴을 포함할 수 있다. 공간(414)을 형성하기 위해, 간격(G2)을 갖는 패턴의 높이는 수직 구조체의 높이보다 높을 수 있다. 몇몇 실시예에서, 하나 이상의 반응성 종이 공간(414)에 아래 방향으로 제공될 수 있다. 이에 따라, 수직 구조체가 형성되지 않은 기판(120)의 상면 상에 형성된 게이트 금속(280), 게이트 유전막(260) 및 하부 스페이서(240)가 제거될 수 있다.
건식 식각이 예를 들어, 기판(120)의 일부를 제거하여 제2 트렌치(430)를 형성하도록 진행될 수 있다. 이에 따라, 제2 트렌치(430)는, 제2 트렌치(430)에 의해 분리된 하나 이상의 수직 구조체로부터 하나 이상의 수직 구조체를 물리적 및 전기적으로 격리시킬 수 있다. 몇몇 실시예에서, 제2 트렌치(430)는 역 사다리꼴(inverted trapezoid) 모양일 수 있다.
몇몇 실시예에서, 제1 트렌치(420) 및 제2 트렌치(430)는 단일 식각 단계에서 실질적으로 동시에 형성될 수 있다. 또한, 제2 트렌치(430)의 깊이는 제1 트렌치(420)의 깊이와 실질적으로 동일할 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따라, 기판(120) 상의 제1 트렌치(420)를 채우는 것을 도시한다.
몇몇 실시에에서, 예를 들어, 산화물 및 질화물 중 적어도 하나를 이용하는 CVD 또는 ALD에 의해, 제1 트렌치(420) 및 공간(410) 내에 상부 스페이서(300)가 형성될 수 있다. 이에 따라, 2개의 이웃하는 수직 구조체들(402, 404)은 더 격리될 수 있다.
몇몇 실시예에서, 상부 스페이서(300)는 수직 구조체의 외면 상에 컨포멀하게 형성될 수 있고, 2개의 인접하는 수직 구조체들(402, 404) 사이의 제1 트렌치(420)를 채울 수 있다. 몇몇 실시예에서, 2개의 인접하는 수직 구조체들(402, 404) 사이의 제1 트렌치(420)가 채워진 후에, 상부 스페이서(300)는 공간(410)을 채울 수 있다. 예를 들어, 상부 스페이서(300)는, 2개의 인접하는 수직 구조체들(402, 404) 사이의 제1 트렌치(420) 및 공간(410)을 채울 수 있다. 또한, 2개의 인접하는 수직 구조체들(402, 404) 사이의 상부 스페이서(300)의 상면의 높이는, 기판(120)의 상면의 높이보다 높을 수 있다. 예를 들어, 도 11에 도시된 것처럼, 상부 스페이서(300)의 상면의 높이는, 수직 구조체들(402, 404)의 상부 소오스/드레인 영역(230)의 높이와 실질적으로 동일하거나 이보다 높을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 예를 들어, 공간(410) 내의 상부 스페이서(300)의 높이는, 수직 구조체(400)의 상부 소오스/드레인 영역(230)의 높이보다 낮을 수도 있다.
도 12를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 상부 스페이서(300) 상에 절연막(460)이 형성될 수 있다.
절연막(460)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 또한, 절연막(460)은 예를 들어, CVD에 의해 형성될 수 있다. 절연막(460)의 상면은 실질적으로 평면을 포함하지 않을 수 있다. 예를 들어, 수직 구조체들(402, 404)과 제2 트렌치(430) 간의 높이 차이 때문에, 절연막(460)이 수직 구조체들(402, 404) 및 제2 트렌치(430) 상에 형성될 때, 절연막(460)은 하나 이상의 단차를 포함할 수 있다. 몇몇 실시예에서, 도 12에 도시된 것처럼, 절연막(460)의 가장 낮은 상면의 높이는, 수직 구조체(400)의 높이보다 높을 수 있다.
몇몇 실시에에서, 제2 트렌치(430)는 절연막(460)에 의해 채워질 수 있다. 예를 들어, 상부 스페이서(300)는 제2 트렌치(430)의 표면 상에 형성될 수 있고, 절연막(460)은 상부 스페이서(300) 상에 형성되어 층상 구조(layered structure)를 형성할 수 있다. 절연막(460)의 상면은 기판(120)의 상면보다 높을 수 있다.
도 13을 참조하면, 제2 트렌치(430)는 수직 구조체(406)에 인접하게 형성될 수 있다. 또한, 제2 트렌치(430)는 상부 스페이서(300) 및 상부 스페이서(300) 상에 형성된 절연막(460)에 의해 채워져 적층 구조(stacked structure)를 형성할 수 있다.
도 14를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 절연막(460)을 평탄하게 하거나 매끄럽게 하는데 화학적 기계적 평탄화(CMP; chemical mechanical planarization) 공정이 수행될 수 있다.
몇몇 실시예에서, CMP 공정은 상부 스페이서(300)에 이를 때까지 수행될 수 있다. CMP 공정이 완료된 후에, 예를 들어, CVD 또는 ALD에 의해, 절연막(460) 상에 스토퍼(480)가 형성될 수 있다. 스토퍼(480)는 예를 들어, 질화물 및 산화물 중 적어도 하나를 포함할 수 있다. 스토퍼(480)는 그 아래의 수직 구조체(400)가 후속하는 식각 공정에 의해 손상되는 것을 방지할 수 있다.
제1 트렌치(420) 내에 형성된 상부 스페이서(300)는 다른 모양을 가질 수 있다. 예를 들어, 도 14에 도시된 것처럼, 제1 트렌치(420) 내의 상부 스페이서(300)의 상부는 불균일하게(unevenly) 형성될 수 있다. 예를 들어, 증착 두께 및/또는 제1 트렌치(420)의 기하학적 구조에 따라, 상부 스페이서(300)의 상부는 제1 트렌치(420) 내에 실질적으로 채워질 수 있고, 평평하게 형성될 수도 있다.
도 15 및 도 16을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 질화물층(340) 및 산화물층(320)이 제거되어 금속 컨택이 형성될 수 있다.
도 15는 예를 들어, 스토퍼(480)가 예를 들어, 반응 이온 식각(RIE; reactive ion etching)에 의해 선택적으로 제거될 수 있는 것을 도시한다. 몇몇 실시예에서, 금속 컨택을 형성하기 위한 공간(500)을 제공하기 위해, RIE는 질화물층(340) 및 산화물층(320)을 제거할 수 있다. 몇몇 실시예에서, 선택성(selectivity) 때문에, RIE는 절연막(460)을 현저히 제거하지 않을 수 있다.
도 16은, 상부 소오스/드레인 영역(230)을 반도체 장치(100) 외부의 하나 이상의 회로와 전기적으로 연결하기 위해, 금속 컨택(520)이 공간(500)에 채워지는 것을 도시한다. 금속 컨택은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 카바이드(metal carbides) 및 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 17 내지 도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따라, 공간(440)이 형성된 후에, 게이트 금속(280)을 재형성하는 방법을 도시한다.
몇몇 실시예에서, 공간(440)이 형성되고 공간(440) 내에 상부 스페이서(300)가 채워진 후에, 게이트 금속(280)이 재형성(재연결)될 수 있다.
게이트 금속(280)을 재형성하기 위해, 몇몇 실시예에서, OPL 또는 하나 이상의 개구(openings)를 갖는 다른 패터닝된 마스크가 수직 구조체(400) 상에 형성될 수 있다. 몇몇 실시예에서, 이웃하는 수직 구조체들(402, 404) 사이의 상부 스페이서(300), 게이트 금속(280), 게이트 유전막(260) 또는 하부 스페이서(240)는, 예를 들어, OPL 패턴(290c)을 마스크로 이용하는 건식 식각에 의해 제거될 수 있다. 몇몇 실시예에서, 상기 건식 식각은 기판(120)의 상면에 이를 때까지 수행될 수 있다. 몇몇 실시예에서, 이웃하는 수직 구조체들(402, 404) 사이의 상부 스페이서(300), 게이트 금속(280), 게이트 유전막(260) 또는 하부 스페이서(240)를 제거하는데 습식 식각이 수행될 수도 있다.
이어서, 예를 들어, CVD에 의해, 공간(440) 내에 게이트 금속(280)이 형성될 수 있다. 몇몇 실시예에서, 도 18에 도시된 것처럼, 게이트 금속(280)은 상부 소오스/드레인 영역(230) 아래에 채워질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 몇몇 실시예에서, 게이트 금속(280)은 상부 소오스/드레인 영역(230) 위에 채워질 수도 있다. 예를 들어, 도 19에 도시된 것처럼, 게이트 금속(280)은 부분적으로 식각되어, 2개의 인접하는 수직 구조체들(402, 404) 사이의 공간(450)을 형성할 수 있다. 이 경우에, 제1 트렌치(420)는 상부 스페이서(300)로 채워져 이웃하는 수직 구조체들(402, 404)을 격리시킬 수 있다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따라, 제1 트렌치(420)가 형성된 후에, 하부 소오스/드레인 영역(160)을 재형성하는 방법을 도시한다.
몇몇 실시예에서, 제1 트렌치(420)가 형성된 후에, 이웃하는 수직 구조체들(402, 404) 사이에 하부 소오스/드레인 영역(160)이 재형성(재연결)될 필요가 있을 수 있다. 몇몇 실시예에서, 하부 소오스/드레인 영역(160)은, 예를 들어, CVD를 마스크로 이용하여, 이웃하는 수직 구조체들(402, 404) 사이에 반도체 물질을 형성함으로써 형성될 수 있다. 예를 들어, 제1 트렌치(420)의 표면 상에 Si, Ge 또는 SiGe이 형성될 수 있다. 또한, 상기 반도체 물질에 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 흐름도(600)이다.
도 21에 도시된 일련의 단계들은, 단지 설명의 목적을 위한 것이고, 어떠한 방식으로든 본 방법을 제한하려는 것이 아니다. 단계들은 다른 논리적 순서로 진행될 수 있고, 추가적 또는 개재적 단계가 포함될 수 있으며, 설명된 단계들은 본 발명을 손상시키지 않으며 다수의 단계로 분리될 수 있다고 이해될 수 있다.
블록(610)에서, 제1 수직 채널(220)을 갖는 제1 수직 구조체(402)가 기판(120) 상에 형성될 수 있다. 게이트 유전막(260)은 제1 수직 구조체(402)의 제1 수직 채널(220)의 외면 상에 형성될 수 있다.
블록(620)에서, 제2 수직 채널(220)을 갖는 제2 수직 구조체(404)가 기판(120) 상에 형성될 수 있다. 게이트 유전막(260)은 제2 수직 구조체(404)의 제2 수직 채널(220)의 외면 상에 형성될 수 있다. 몇몇 실시예에서, 제2 수직 구조체(404)는 제1 수직 구조체(402)와 다를 수 있다. 제1 및 제2 수직 구조체들(402, 404)은, 제1 및 제2 수직 구조체들(402, 404) 사이에 소정의 간격을 갖고 서로 인접하게 배치될 수 있다.
블록(630)에서, 제1 및 제2 수직 구조체들(402, 404)의 제1 및 제2 수직 채널(220) 상에 게이트 금속(280)이 형성될 수 있다. 몇몇 실시예에서, 게이트 금속(280)은, 제1 및 제2 수직 채널(220)에 의해 공유될 수 있다.
블록(640)에서, 게이트 금속(280)의 일부가 예를 들어, 건식 식각 및 습식 식각 중 적어도 하나에 의해 제거될 수 있다. 예를 들어, 제1 및 제2 수직 구조체들(402, 404)의 상부 상에 형성된 게이트 금속(280)이 식각에 의해 제거될 수 있다.
블록(650)에서, 이웃하는 수직 구조체(400)들 사이의 기판(120)의 일부가 제거되어, 기판(120) 내에 제1 트렌치(420)를 형성할 수 있다. 몇몇 실시예에서, 제1 트렌치(420)의 폭은, 제1 및 제2 수직 구조체들(402, 404) 사이의 간격과 실질적으로 동일할 수 있다.
상술한 것처럼, 본 발명의 기술적 사상의 몇몇 실시예는, 제1 수직 구조체와 제2 수직 구조체를 분리하기 위한 하나 이상의 트렌치를 갖는 반도체 장치의 제조 방법을 제공한다. 상기 트렌치는, 수직 구조체의 외면 상에 게이트 금속이 형성된 후에 형성될 수있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
100: 전계 효과 트랜지스터 120: 기판
160: 하부 소오스/드레인 영역 220: 수직 채널
230: 상부 소오스/드레인 영역 240: 하부 스페이서
260: 게이트 유전막 280: 게이트 금속
300: 상부 스페이서

Claims (20)

  1. 기판 상에, 제1 수직 구조체 및 상기 제1 수직 구조체에 인접하여 배치되는 제2 수직 구조체를 형성하고,
    상기 제1 및 제2 수직 구조체 사이의 상기 기판 상에, 하부 소오스/드레인 영역을 형성하고,
    상기 제1 및 제2 수직 구조체 사이의 상기 기판 상에, 절연막을 형성하고,
    상기 제1 및 제2 수직 구조체 상에, 게이트 금속을 형성하고,
    상기 제1 및 제2 수직 구조체 사이의, 상기 게이트 금속의 일부 및 상기 절연막의 일부를 제거하고,
    상기 제1 및 제2 수직 구조체 사이의 상기 기판의 일부를 제거하여, 트렌치를 형성하고,
    산화물 및 질화물 중 적어도 하나를 이용하여 상기 트렌치를 채우는 것을 포함하고,
    상기 기판의 일부를 제거하는 것은, 상기 제1 및 제2 수직 구조체 상에 상기 게이트 금속이 형성된 후에 수행되는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 기판의 일부는 건식 식각에 의해 제거되는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 트렌치의 상부의 폭은, 상기 제1 수직 구조체와 상기 제2 수직 구조체 사이의 간격과 실질적으로 동일한 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 트렌치를 채우는 것은, 산화물 및 질화물 중 적어도 하나가 상기 기판의 상면보다 높아질 때까지 상기 트렌치를 채우는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 금속을 형성하는 것은, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 카바이드(metal carbides) 및 금속 질화물 중 적어도 하나를 이용하여 상기 게이트 금속을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 절연막은 질화물 및 산화물 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 및 제2 수직 구조체 사이의 산화물 및 질화물 중 적어도 하나를 제거하고,
    상기 제1 및 제2 수직 구조체 사이에 상기 게이트 금속을 재형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 제1 및 제2 수직 구조체 사이의 산화물 및 질화물 중 적어도 하나를 제거하고,
    상기 트렌치 내에 하부 소오스/드레인 영역을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 기판으로부터 연장되는 제1 트랜지스터;
    상기 기판으로부터 연장되는 제2 트랜지스터; 및
    상기 제1 및 제2 트랜지스터 사이의 상기 기판 상에 형성되고, 제1 절연 물질로 채워지는 제1 트렌치를 포함하고,
    상기 제1 트랜지스터는,
    상기 기판 상에 형성된 제1 하부 소오스/드레인 영역과,
    상기 제1 하부 소오스/드레인 영역 상에 형성된 제1 수직 채널과,
    상기 제1 수직 채널 상에 형성된 제1 상부 소오스/드레인 영역을 포함하고,
    상기 제2 트랜지스터는,
    상기 기판 상에 형성된 제2 하부 소오스/드레인 영역과,
    상기 제2 하부 소오스/드레인 영역 상에 형성된 제2 수직 채널과,
    상기 제2 수직 채널 상에 형성된 제2 상부 소오스/드레인 영역을 포함하고,
    상기 제1 절연 물질의 높이는 상기 기판의 상면의 높이보다 높은 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 트렌치의 상부의 폭은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 간격과 실질적으로 동일한 반도체 장치.
  11. 제 9항에 있어서,
    상기 기판으로부터 연장되는 제3 트랜지스터와,
    상기 제2 및 제3 트랜지스터 사이의 상기 기판 상에 형성되고, 상기 제1 절연 물질 및 제2 절연 물질로 채워지는 제2 트렌치를 더 포함하고,
    상기 제3 트랜지스터는,
    상기 기판 상에 형성된 제3 하부 소오스/드레인 영역과,
    상기 제3 하부 소오스/드레인 영역 상에 형성된 제3 수직 채널과,
    상기 제3 수직 채널 상에 형성된 제3 상부 소오스/드레인 영역을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 및 제2 절연 물질은 층상 구조(layered structure)를 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 층상 구조는, 질화물을 포함하는 하부층 및 산화물을 포함하는 상부층을 포함하는 반도체 장치.
  14. 기판 상에 복수의 하부 소오스/드레인 영역을 형성하고,
    상기 기판 상에, 수직 채널을 각각 포함하는 제1 내지 제3 수직 구조체를 형성하고,
    상기 제1 및 제2 수직 구조체 사이 및 상기 제2 및 제3 수직 구조체 사이의 상기 기판 상에, 각각 하부 스페이서를 형성하고,
    상기 제1 내지 제3 수직 구조체의 외면 상에, 게이트 금속을 형성하고,
    상기 제1 내지 제3 수직 구조체의 외면으로부터 상기 게이트 금속의 일부를 제거하고,
    상기 제1 및 제2 수직 구조체 사이 및 상기 제2 및 제3 수직 구조체 사이의 상기 기판 상에, 각각 제1 및 제2 트렌치를 형성하는 것을 포함하고,
    상기 제1 및 제2 트렌치를 형성하는 것은, 상기 게이트 금속을 형성한 후에 수행되는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 게이트 금속의 일부를 제거하는 것은, 상기 제1 내지 제3 수직 구조체의 상부로부터 상기 게이트 금속의 일부를 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  16. 제 14항에 있어서,
    상기 제1 및 제2 트렌치를 형성하는 것은,
    상기 제1 및 제2 트렌치를 형성하기 전에, 상기 제1 및 제2 수직 구조체 사이 및 상기 제2 및 제3 수직 구조체 사이에서, 각각 아래 방향으로 상기 게이트 금속 및 상기 기판의 일부를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제 14항에 있어서,
    상기 제1 트렌치 내에 제1 절연 물질을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 제1 절연 물질의 높이는 상기 기판의 상면의 높이보다 높은 반도체 장치의 제조 방법.
  19. 제 14항에 있어서,
    상기 제2 트렌치 내에 제1 및 제2 절연 물질을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  20. 기판 상에, 상부 소오스/드레인 영역 및 채널을 각각 포함하는 복수의 수직 구조체를 형성하고,
    상기 복수의 수직 구조체 사이의 상기 기판 상에, 복수의 하부 소오스/드레인 영역을 형성하고,
    상기 복수의 수직 구조체 사이의 상기 복수의 하부 소오스/드레인 영역 상에, 스페이서를 형성하고,
    상기 스페이서 및 상기 복수의 수직 구조체 상에, 게이트 금속을 형성하고,
    상기 복수의 수직 구조체 사이의, 상기 게이트 금속의 일부 및 상기 기판의 일부를 제거하여, 하나 이상의 트렌치 및 상기 트렌치 상에 대응되는 공간을 형성하고,
    단일 충진 단계(one filling step)로, 상기 트렌치 및 상기 공간을 산화물 및 질화물 중 적어도 하나로 채우고,
    복수의 트랜지스터를 형성하는 것을 포함하고,
    상기 트렌치는 상기 복수의 트랜지스터 사이에 형성되는 반도체 장치의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373878B2 (en) 2017-04-26 2019-08-06 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070082448A1 (en) * 2005-10-12 2007-04-12 Samsung Electronics Co., Ltd. Semiconductor devices having transistors with vertical channels and method of fabricating the same
KR20160142803A (ko) * 2016-11-30 2016-12-13 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6352909B1 (en) 2000-01-06 2002-03-05 Silicon Wafer Technologies, Inc. Process for lift-off of a layer from a substrate
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
KR101534679B1 (ko) 2009-02-20 2015-07-07 삼성전자주식회사 금속-반도체 화합물 영역을 갖는 반도체소자 제조방법
KR20130005120A (ko) * 2011-07-05 2013-01-15 에스케이하이닉스 주식회사 수직게이트를 구비한 반도체장치 제조 방법
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US9536977B2 (en) 2013-01-18 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
WO2015047281A1 (en) 2013-09-26 2015-04-02 Intel Corporation Vertical non-planar semiconductor device for system-on-chip (soc) applications
US10084080B2 (en) * 2015-03-31 2018-09-25 Stmicroelectronics, Inc. Vertical tunneling FinFET
US9799671B2 (en) * 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9530863B1 (en) 2016-04-13 2016-12-27 Globalfoundries Inc. Methods of forming vertical transistor devices with self-aligned replacement gate structures
US9536793B1 (en) 2016-04-22 2017-01-03 Globalfoundries Inc. Self-aligned gate-first VFETs using a gate spacer recess
US10535652B2 (en) * 2016-10-27 2020-01-14 International Business Machines Corporation Fabrication of vertical fin field effect transistors having top air spacers and a self-aligned top junction
US9799570B1 (en) * 2017-02-13 2017-10-24 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles
US10043900B1 (en) * 2017-03-20 2018-08-07 International Business Machines Corporation Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths
US10373878B2 (en) 2017-04-26 2019-08-06 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070082448A1 (en) * 2005-10-12 2007-04-12 Samsung Electronics Co., Ltd. Semiconductor devices having transistors with vertical channels and method of fabricating the same
KR20160142803A (ko) * 2016-11-30 2016-12-13 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법

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Publication number Publication date
US10804160B2 (en) 2020-10-13
US20180315662A1 (en) 2018-11-01
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US10373878B2 (en) 2019-08-06
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