KR20240062198A - 반도체 소자 - Google Patents

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KR20240062198A
KR20240062198A KR1020220141052A KR20220141052A KR20240062198A KR 20240062198 A KR20240062198 A KR 20240062198A KR 1020220141052 A KR1020220141052 A KR 1020220141052A KR 20220141052 A KR20220141052 A KR 20220141052A KR 20240062198 A KR20240062198 A KR 20240062198A
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김준철
김강욱
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삼성전자주식회사
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Abstract

반도체 소자는 셀 영역 및 코아/페리 영역을 포함하는 기판이 구비된다. 셀 영역의 기판 상에, 폴리실리콘 구조물, 베리어막 패턴, 금속 패턴 및 캡핑막 패턴이 적층된 비트 라인 구조물이 기판이 구비된다. 상기 코아/페리 영역의 기판 상에, 게이트 절연막 패턴, 폴리실리콘 패턴, 탄소 주입막 패턴, 베리어 구조물, 금속 패턴 및 캡핑막 패턴이 적층된 게이트 구조물을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 디램 소자에 관한 것이다.
반도체 소자는 메모리 셀 영역 내에 메모리 셀들이 형성되고, 코아/ 페리 영역 내에는 코아/페리 회로를 구성하는 트랜지스터들이 형성될 수 있다. 상기 메모리 셀 내에 포함되는 비트 라인 구조물은 저저항을 가지도록 형성될 수 있다. 상기 코아/페리 회로에 포함되는 트랜지스터는 목표한 전기적 특성을 가지도록 형성될 수 있다.
본 발명의 과제는 목표한 특성을 갖는 반도체 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 셀 영역 및 코아/페리 영역을 포함하는 기판이 구비된다. 셀 영역의 기판 상에, 폴리실리콘 구조물, 베리어막 패턴, 금속 패턴 및 캡핑막 패턴이 적층된 비트 라인 구조물이 구비된다. 상기 코아/페리 영역의 기판 상에, 게이트 절연막 패턴, 폴리실리콘 패턴, 탄소 주입막 패턴, 베리어 구조물, 금속 패턴 및 캡핑막 패턴이 적층된 게이트 구조물 이 구비된다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 셀 영역 및 코아/페리 영역을 포함하는 기판이 구비된다. 상기 셀 영역의 기판 상부의 게이트 트렌치 내에, 상기 기판의 상부면과 수평한 제1 방향으로 연장되는 매립 게이트 구조물이 구비된다. 상기 매립 게이트 구조물 및 기판 상에, 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물과 이격되면서 상기 기판과 접촉하는 콘택 플러그이 구비된다. 상기 콘택 플러그의 상부면과 접촉하는 커패시터가 구비된다. 상기 코아/페리 영역의 기판 상에 게이트 구조물이 구비된다. 상기 비트 라인 구조물은 폴리실리콘 구조물, 제2 베리어막 패턴, 제1 금속 패턴 및 캡핑막 패턴이 순차적으로 적층된다. 상기 게이트 구조물은 게이트 절연막 패턴, 폴리실리콘 패턴, 탄소 주입막 패턴, 상기 제1 베리어막 패턴, 제2 베리어막 패턴, 제1 금속 패턴 및 캡핑막 패턴이 순차적으로 적층된다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 셀 영역 및 코아/페리 영역이 구분되고, 소자 분리막 패턴 및 액티브 패턴을 포함하는 기판이 구비된다. 상기 셀 영역의 기판 상부의 게이트 트렌치 내에, 상기 기판의 상부면과 수평한 제1 방향으로 연장되는 매립 게이트 구조물이 구비된다. 상기 셀 영역의 기판 상에 버퍼 절연막 패턴이 구비된다. 상기 버퍼 절연막 패턴 상부면 및 상기 버퍼 절연막 패턴 사이의 액티브 패턴의 상부면과 접하고, 상기 기판의 상부면과 수평하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물과 이격되면서 상기 액티브 패턴과 접촉하는 콘택 플러그이 구비된다. 상기 콘택 플러그의 상부면과 접촉하는 커패시터가 구비된다. 상기 코아/페리 영역의 기판 상에, 상기 비트 라인 구조물보다 넓은 선폭을 가지는 게이트 구조물을 포함한다. 상기 비트 라인 구조물은 폴리실리콘 구조물, 베리어막 패턴, 금속 패턴 및 캡핑막 패턴이 순차적으로 적층된다. 상기 게이트 구조물은 게이트 절연막 패턴, 폴리실리콘 패턴, 탄소 주입막 패턴, 상기 베리어 구조물, 금속 패턴 및 캡핑막 패턴이 순차적으로 적층된다.
예시적인 실시예들에 따른 반도체 소자에서, 상기 비트 라인 구조물에는 탄소 주입막이 포함되지 않을 수 있다. 따라서, 상기 비트 라인 구조물의 저항이 감소될 수 있다. 또한, 코아/페리 영역 상의 상기 게이트 구조물에는 제1 폴리실리콘 패턴 및 제2 베리어막 패턴 사이에 탄소 주입막이 더 포함될 수 있다. 상기 탄소 주입막에 의해 상기 게이트 구조물의 제1 폴리실리콘 패턴 내의 불순물들이 상부로 확산되는 것을 억제할 수 있다. 따라서, 상기 게이트 구조물을 포함하는 트랜지스터는 목표한 전기적 특성을 가질 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도 및 평면도이다.
도 3 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명한다.
도 1 및 2는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도 및 평면도이다.
도 1은 도 2의 A-A'선, B-B'선, C-C'선을 절단한 단면들을 포함한다. 도면의 복잡을 피하기 위하여, 도 2의 평면도에는 주요 구성요소만 도시되며, 예를들어, 스페이서, 커패시터 등이 생략되어 있다.
이하에서, 기판 표면과 평행하는 일 방향을 제1 방향이라 하고, 상기 기판 표면과 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 한다.
도 1 및 도 2를 참조하면, 상기 반도체 소자는 셀 영역(I) 및 코아/페리 영역(II)을 포함하는 기판(100) 상에 형성된다. 상기 셀 영역(I)의 기판(100)에는, 매립 게이트 구조물(128), 비트 라인 구조물들(164), 스페이서(170), 콘택 플러그 구조물(181) 및 커패시터(190)가 구비될 수 있다. 코아/페리 영역(II)의 기판(100)에는 게이트 구조물(168) 및 제2 불순물 영역(171)을 포함하는 트랜지스터 및 배선 패턴(182)이 구비될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판(100) 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판(100)일 수 있다.
상기 기판(100) 상에는 소자 분리용 트렌치(102)가 구비되고, 상기 트렌치(102) 내에 소자 분리막(106a)이 구비된다. 소자 분리막(106a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
상기 셀 영역(I)에서, 상기 트렌치들(102)이 형성되지 않는 기판(100)의 돌출된 부위는 제1 액티브 패턴(104a)으로 칭할 수 있다. 상기 코아/페리 영역(II)에서, 상기 트렌치(102)가 형성되지 않는 기판(100)의 돌출된 부위는 제2 액티브 패턴(104b)으로 칭할 수 있다. 상기 제1 액티브 패턴(104a)은 상기 제1 방향(D1)에 대해 비스듬한 방향으로 규칙적으로 배치될 수 있다. 고립된 형상의 제2 액티브 패턴(104b)의 면적은 상기 고립된 형상의 제1 액티브 패턴(104a)의 면적보다 더 클 수 있다. 상기 제1 액티브 패턴(104a)의 상부면 및 제2 액티브 패턴(104b)의 상부면은 각각 제1 및 제2 액티브 영역으로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 액티브 영역은 고립된 섬 형상을 가질 수 있다. 상기 제1 액티브 영역은 상기 제1 방향(D1)에 대해 비스듬한 방향이 길이 방향이 되도록 배치될 수 있다.
상기 제1 액티브 패턴(104a) 및 소자 분리막(106a)의 일부분에는 게이트 트렌치가 구비될 수 있다. 상기 게이트 트렌치 내에는 매립 게이트 구조물(128)이 구비될 수 있다. 상기 매립 게이트 구조물(128)은 상기 제1 방향(D1)으로 연장될 수 있다. 복수의 상기 매립 게이트 구조물들(128)은 상기 제2 방향(D2)으로 이격되어 배치될 수 있다.
상기 매립 게이트 구조물(128)은 매립 게이트 절연막(120), 매립 게이트 패턴(122), 매립 폴리실리콘 패턴(124) 및 제1 캡핑막 패턴(126)을 포함할 수 있다.
상기 매립 게이트 절연막(120)은 상기 게이트 트렌치의 내부 표면을 따라 구비될 수 있다. 상기 매립 게이트 절연막(120)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 매립 게이트 패턴(122)은 예를들어, 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 매립 게이트 패턴(122)은 베리어막 패턴 및 금속 패턴을 포함할 수 있다. 상기 베리어막 패턴은 티타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있고, 상기 금속 패턴은 텅스텐을 포함할 수 있다. 상기 제1 캡핑막 패턴(126)은 실리콘 질화물을 포함할 수 있다.
상기 매립 게이트 구조물(128) 양 측의 제1 액티브 패턴(104a)의 상부에는 제1 불순물 영역(129)이 구비될 수 있다. 상기 제1 불순물 영역(129)의 저면은 예를들어, 상기 매립 폴리실리콘 패턴(124)의 상부면 및 하부면 사이의 높이에 위치할 수 있다.
상기 셀 영역(I)의 기판(100), 소자 분리막(106a) 및 제1 캡핑막 패턴(126)의 일부 상부면 상에는 제1 버퍼 절연막(130), 제2 버퍼 절연막 (132) 및 제3 버퍼 절연막 패턴(134a)이 순차적으로 적층될 수 있다.
상기 제1 버퍼 절연막(130) 및 제3 버퍼 절연막 패턴(134a)은 실리콘 산화물을 포함할 수 있다. 상기 제2 버퍼 절연막(132)은 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 셀 영역(I)의 제3 버퍼 절연막 패턴(134a) 및 제1 액티브 패턴 (104a)상에는 비트 라인 구조물(164)이 형성될 수 있다.
상기 비트 라인 구조물(164)은 폴리실리콘 구조물(146a), 제2 베리어막 패턴(158a), 제1 금속 패턴(160a) 및 제2 캡핑막 패턴(162)이 차례로 적층되는 구조를 가질 수 있다. 상기 비트 라인 구조물(164)은 상기 제2 방향(D2)으로 연장될 수 있다. 셀 영역에서, 상기 비트 라인 구조물(164)에 포함되는 폴리실리콘 구조물(146a)은 제1 폴리실리콘 패턴 및 제2 폴리실리콘 패턴(144a)이 적층될 수 있다.
상기 비트 라인 구조물(164)의 저면의 제1 부위는 상기 제1 액티브 패턴(104a)의 상부면과 접촉할 수 있다. 상기 비트 라인 구조물(164)의 저면의 제2 부위는 상기 제3 버퍼 절연막 패턴(134a)의 상부면과 접촉할 수 있다. 상기 제1 부위는 상기 제1 액티브 영역의 길이 방향의 중간 부위에 해당되는 제1 액티브 패턴(104a)의 상부면과 접촉할 수 있다.
한편, 상기 코아/페리 영역(II)의 기판(100) 및 소자 분리막(106a) 상에는 게이트 구조물(168)이 형성될 수 있다. 상기 게이트 구조물(168) 양 측의 기판(100) 상부에 제2 불순물 영역(171)이 구비될 수 있다.
상기 게이트 구조물(168)은 게이트 절연막 패턴(136a), 제1 폴리실리콘 패턴(138a), 탄소 주입막 패턴(150a), 제1 베리어막 패턴(152a), 제2 베리어막 패턴(158a), 제1 금속 패턴(160a) 및 제2 캡핑막 패턴(162)이 순차적으로 적층되는 구조를 가질 수 있다. 상기 게이트 구조물(168)의 선폭은 상기 비트 라인 구조물(164)의 선폭보다 더 클 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 베리어막 패턴(152a, 158a)은 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 폴리실리콘 패턴(138a, 144a)은 N형 또는 P형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 셀 영역의 폴리실리콘 구조물(146a) 및 코아/페리 영역의 제1 폴리실리콘 패턴(138a)의 상부면은 평탄한 면일 수 있다.
예시적인 실시예에서, 상기 셀 영역의 폴리실리콘 구조물(146a) 및 코아/페리 영역의 제1 폴리실리콘 패턴(138a)의 상부면은 동일한 평면 상에 위치할 수 있다. 일부 예시적인 실시예에서, 상기 상기 셀 영역의 폴리실리콘 구조물(146a)의 상부면은 상기 코아/페리 영역의 제1 폴리실리콘 패턴(138a)의 상부면보다 낮을 수 있다.
예시적인 실시예에서, 상기 코아/페리 영역(II)에서 P형 트랜지스터가 형성되는 영역의 제1 폴리실리콘 패턴(138a)은 P형 불순물이 도핑되고, N형 트랜지스터가 형성되는 영역의 제1 폴리실리콘 패턴(138a)은 N형 불순물이 도핑될 수 있다. 상기 P형 불순물은 예를들어, 붕소, 알루미늄 등을 포함할 수 있다. 상기 N형 불순물은 비소, 인 등을 포함할 수 있다.
상기 셀 영역(I)의 폴리실리콘 구조물(146a)은 상기 제1 액티브 패턴(104a)의 상부면 및 상기 제3 버퍼 절연막 패턴(134a)의 상부면과 접하면서 상기 제2 방향으로 연장될 수 있다. 상기 코아/페리 영역(II)의 제1 폴리실리콘 패턴(138a)은 상기 제2 액티브 패턴(104b)의 상부면 및 소자 분리막(106a) 상에 형성될 수 있다.
상기 비트 라인 구조물(164)은 신호 전달을 위한 라인으로 제공되므로 저저항을 가지는 것이 바람직하다. 상기 비트 라인 구조물(164)에는 탄소 주입막 패턴(150a) 및 제1 베리어막 패턴(152a)이 구비되지 않을 수 있다. 상기 비트 라인 구조물(164)에 탄소 주입막 패턴이 구비되지 않음에 따라, 상기 탄소 주입막 패턴에 의해 비트 라인 구조물(164)의 저항이 증가하는 것을 방지할 수 있다. 따라서, 상기 비트 라인 구조물(164)의 저항이 감소될 수 있다.
상기 게이트 구조물(168)은 신호 전달을 위한 라인으로 제공되지 않고, 스위칭 소자인 트랜지스터의 한 요소로 제공된다. 때문에, 상기 게이트 구조물(168)의 저항이 증가되더라도 트랜지스터의 특성의 변화가 크지 않을 수 있다.
상기 탄소 주입막 패턴(150a)은 코아/ 페리 영역II)의 게이트 구조물(168) 내의 제1 폴리실리콘 패턴(138a)의 상부면에만 구비될 수 있다. 상기 탄소 주입막 패턴(150a)은 적어도 탄소가 도핑된 폴리실리콘을 포함할 수 있다.
상기 코아/페리 영역(II)에 형성되는 게이트 구조물(168)은 상기 셀 영역(I)의 비트 라인 구조물(164)에 비해 넓은 선폭을 가지므로, 상기 게이트 구조물(168)의 제1 폴리실리콘 패턴(138a) 내에 도핑된 불순물의 확산(out diffusion)에 따른 불량이 크게 발생될 수 있다. 특히, 상기 제1 폴리실리콘 패턴(138a) 내의 불순물이 붕소를 포함하는 경우, 상기 붕소의 외부 확산(out diffusion)이 크게 발생될 수 있다. 상기 탄소 주입막 패턴(150a)은 상기 제1 폴리실리콘 패턴(138a) 내에 도핑된 불순물이 상부의 금속을 포함하는 패턴들(즉, 제1 금속 패턴)로 확산하는 것을 억제할 수 있다. 상기 탄소 주입막 패턴(150a)이 구비됨에 따라, 상기 게이트 구조물(168)의 제1 폴리실리콘 패턴(138a) 내에 도핑된 불순물의 확산에 따른 불량 (예를들어, 문턱 전압의 변동)이 감소될 수 있다. 또한, 상기 코아/페리 영역(II)에 형성되는 트랜지스터의 온 전류가 증가될 수 있다.
한편, 상기 비트 라인 구조물(164)에는 제2 베리어막 패턴(158a)이 구비되고, 상기 게이트 구조물(168)에는 상기 제1 베리어막 패턴(152a) 및 제2 베리어막 패턴(158a)이 구비될 수 있다. 이와 같이, 상기 게이트 구조물(168)에는 상기 제1 베리어막 패턴(152a)이 더 구비될 수 있다.
상기 제1 베리어막 패턴(152a) 및 제2 베리어막 패턴(158a)은 병합되어 하나의 베리어 구조물(159)로 제공될 수 있다. 상기 비트 라인 구조물(164)에 포함되는 제2 베리어막 패턴(158a)은 상기 게이트 구조물(168)에 포함되는 베리어 구조물(159)보다 얇은 두께를 가질 수 있다.
상기 탄소 주입막 패턴(150a)은 상기 제1 베리어막 패턴(152a)의 두께보다 얇을 수 있다. 또한, 상기 탄소 주입막 패턴(150a)은 상기 제2 베리어막 패턴(158a)의 두께보다 얇을 수 있다. 상기 탄소 주입막 패턴(150a) 내에 함유되는 탄소는 1 원자% 내지 10 원자%일 수 있다. 상기 탄소 주입막 패턴(150a)에 포함되는 탄소가 10%이상이면, 상기 게이트 구조물(168)의 저항이 상승될 수 있고, 상기 탄소 주입막 패턴(150a)에 포함되는 탄소가 1% 보다 작으면 불순물의 확산을 억제하기 어려울 수 있다. 따라서, 상기 제1 베리어막 패턴(152a) 내에 함유되는 탄소는 1% 내지 10% 범위일 수 있다.
예시적인 실시예에서, 상기 탄소 주입막 패턴(150a)은 탄소가 도핑된 폴리실리콘일 수 있다. 예시적인 실시예에서, 상기 탄소 주입막 패턴(150a)은 탄소가 도핑되고, 이에 더하여 질소가 추가적으로 더 포함된 폴리실리콘일 수 있다. 상기 탄소 주입막 패턴(150a) 내에 함유되는 질소는 1 원자% 내지 10 원자%일 수 있다.
상기 제1 베리어막 패턴(152a)은 상기 탄소 주입막 패턴(150a)에 포함된 탄소가 제거되지 않고 상기 제1 폴리실리콘 패턴(138a) 상에 남아있도록 캡핑하기 위하여 제공될 수 있다. 또한, 상기 제1 베리어막 패턴(152a)은 상부의 제1 금속 패턴(160a)에 포함되는 금속의 확산을 방지하기 위하여 제공될 수 있다.
상기 제1 베리어막 패턴(152a)은 금속을 포함할 수 있고, 예를들어 탄탈륨 함유막, 티타늄 함유막 또는 텅스텐 함유막을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 베리어막 패턴(152a)은 실리콘 도핑된 티타늄질화물(TiSiN), Ti, TiN, TiAl, TiAlN, TiSi, TaC, TaCN, TaSiN, Ta, TaN 또는 WN을 포함할 수 있다.
상기 제2 베리어막 패턴(158a)은 상부의 제1 금속 패턴(160a)에 포함되는 금속의 확산을 방지하기 위하여 제공될 수 있다.
예시적인 실시예에서, 상기 제2 베리어막 패턴(158a)은 실리콘 도핑된 티타늄질화물(TiSiN), Ti, TiN, TiAl, TiAlN, TiSi, TaC, TaCN, TaSiN, Ta, TaN 또는 WN을 포함할 수 있다.
일 예로, 상기 비트 라인 구조물(164)에 포함되는 제2 베리어막 패턴(158a)과 상기 게이트 구조물(168)에 포함되는 베리어 구조물(159)은 실리콘 도핑된 티타늄질화물(TiSiN)을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 베리어막 패턴(158a)은 10Å 내지 50Å의 두께를 가질 수 있다. 상기 제2 베리어막 패턴(158a)이 10Å보다 얇으면 상기 금속의 확산 방지가 용이하지 않고, 상기 제2 베리어막 패턴(158a)이 50Å보다 두꺼우면 비트 라인 구조물(164)의 저항이 증가될 수 있다. 일 예로, 상기 제2 베리어막 패턴(158a)은 25Å 내지 35Å의 두께로 형성될 수 있다.
상기 제1 금속 패턴(160a)은 상기 제2 베리어막 패턴(158a)보다 저저항을 갖는 금속 물질을 포함할 수 있다. 일 예로, 상기 제1 금속 패턴(160a)는 텅스텐을 포함할 수 있다. 상기 제1 금속 패턴(160a)이 구비됨에 따라 상기 비트 라인 구조물(164)의 전체 저항이 감소될 수 있다.
상기 제2 캡핑막 패턴(162)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조물(164)과 접하는 상기 제1 액티브 패턴(104a) 부위는 상기 제1 버퍼 절연막(130) 아래에 위치하는 제1 액티브 패턴(104a)보다 리세스된 형상을 가질 수 있다. 즉, 상기 제1 액티브 패턴(104a)의 일부에는 제1 개구부(142)가 형성되고, 상기 제1 개구부(142)의 저면과 상기 비트 라인 구조물(164)의 저면이 서로 접할 수 있다.
상기 셀 영역(I) 상의 스페이서(170)는 상기 비트 라인 구조물(164) 및 제3 버퍼 절연막 패턴(134a) 측벽에 구비될 수 있다. 상기 코아/페리 영역(II) 상의 스페이서(170)는 상기 게이트 구조물(168) 및 게이트 절연막 패턴(136a)의 측벽에 구비될 수 있다.
상기 비트 라인 구조물들(164) 사이의 제1 액티브 패턴(104a) 및 소자 분리막(106a)도 일부 리세스된 형상을 가질 수 있다.
상기 셀 영역(I)에서, 비트 라인 구조물들(164) 사이에는 절연 패턴들(도시안됨)이 구비될 수 있다. 상기 절연 패턴들은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 비트 라인 구조물들(164) 사이 및 절연 패턴들에 의해 제2 개구부(도 21, 172)가 정의될 수 있다. 상기 제2 개구부(172)의 저면에는 각 제1 액티브 영역의 길이 방향의 가장자리 부위의 상부면이 노출될 수 있다.
상기 제2 개구부(172)의 하부면의 제1 액티브 패턴(104a)과 접하면서 상기 제2 개구부(172)의 하부를 채우는 하부 콘택 플러그(176a)가 구비된다. 상기 하부 콘택 플러그(176a)는 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 하부 콘택 플러그(176a) 상에 상기 비트 라인 구조물(164) 상부면보다 높은 상부면을 갖는 상부 콘택 플러그(180)가 구비될 수 있다. 즉, 상기 하부 콘택 플러그(176a) 및 상부 콘택 플러그(180)를 포함하는 콘택 플러그 구조물(181)이 구비될 수 있다. 상기 콘택 플러그 구조물(181)의 상부면은 상기 비트 라인 구조물(164)의 상부면보다 높을 수 있다. 상기 상부 콘택 플러그들(180) 사이에는 제3 개구부가 포함되고, 상기 제3 개구부 내부에는 상부 절연 패턴(184)이 구비될 수 있다.
상기 코아/페리 영역(II)에서, 상기 게이트 구조물(168)들 사이에는 제1 층간 절연막(174)이 구비될 수 있다. 상기 제1 층간 절연막(174) 내부 및 상면에는 배선 패턴(182)이 구비될 수 있다. 상기 배선 패턴(182)은 상기 제1 층간 절연막(174)을 관통하여 상기 게이트 구조물(168) 양 측의 제2 불순물 영역(171)과 접하는 콘택 플러그 및 상기 제1 층간 절연막(174) 상에서 상기 콘택 플러그와 접하는 도전 패턴들을 포함할 수 있다.
상기 상부 콘택 플러그(180) 및 배선 패턴(182)은 동일한 적층 구조를 가질 수 있고, 상기 폴리실리콘보다 저저항을 가지는 금속을 포함할 수 있다.
예시적인 실시예에서, 상기 상부 콘택 플러그(180) 및 배선 패턴(182)은 베리어막 패턴 및 금속 패턴을 포함할 수 있다. 상기 상부 콘택 플러그(180)는 커패시터(190)의 하부 전극(190a)과 전기적으로 연결되는 패드 전극으로 제공될 수 있다.
상기 상부 콘택 플러그(180)의 상면과 접촉하는 커패시터(190)가 구비될 수 있다. 상기 커패시터(190)는 하부 전극(190a), 유전막(190b) 및 상부 전극(190c)이 적층되는 구조를 가질 수 있다.
상기 반도체 소자에서, 셀 영역(I)의 비트 라인 구조물(164)은 폴리실리콘 구조물(146a), 제2 베리어막 패턴(158a), 제1 금속 패턴(160a) 및 제2 캡핑막 패턴(162)이 차례로 적층되는 구조를 가질 수 있다. 또한, 상기 코아/페리 영역(II)의 게이트 구조물(168)은 제1 폴리실리콘 패턴(138a), 탄소 주입막 패턴(150a), 제1 베리어막 패턴(152a), 제2 베리어막 패턴(158a), 제1 금속 패턴(160a) 및 제2 캡핑막 패턴(162)이 차례로 적층되는 구조를 가질 수 있다. 상기 비트 라인 구조물(164)은 저저항을 가질 수 있다. 상기 코아/페리 영역의 게이트 구조물(168)은 제1 폴리실리콘 패턴(138a) 내의 불순물의 확산이 억제될 수 있다.
도 3 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 5 및 19는 평면도들이고, 도 4, 도 6 내지 도 20 내지 24는 단면도들이다. 이 때, 각 단면도들은 평면도들의 A-A'선, B-B'선, C-C'선을 절단한 단면을 더 포함한다.
도 3 및 도 4를 참조하면, 셀 영역(I)및 코아/페리 영역(II)을 포함하는 기판(100)이 마련된다. 상기 셀 영역(I) 및 코아/페리 영역(II)의 기판(100) 상에 제1 마스크 패턴(도시안됨)을 형성한다.
상기 제1 마스크 패턴은 액티브 영역이 형성되기 위한 부위를 선택적으로 덮을 수 있다. 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 필드 영역에 소자 분리용 트렌치(102)를 형성한다. 상기 셀 영역(I)에서, 상기 트렌치(102)가 형성되지 않는 기판(100)의 돌출된 부위는 제1 액티브 패턴(104a)으로 제공될 수 있다. 상기 코아/페리 영역(II)에서, 상기 트렌치(102)가 형성되지 않는 기판(100)의 돌출된 부위는 제2 액티브 패턴(104b)으로 제공될 수 있다.
상기 트렌치(102) 내부를 채우는 소자 분리막(106a)을 형성한다. 상기 소자 분리막(106a)은 상기 트렌치(102) 내부를 완전히 채우도록 형성할 수 있다. 이 후, 상기 소자 분리막(106a)의 상부면이 평탄해지도록 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 및/또는 에치백 공정을 포함할 수 있다.
상기 소자 분리막(106a)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상을 적층하여 형성할 수 있다. 일 예로, 상기 소자 분리막(106a)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 소자 분리막(106a)을 형성하기 이 전에, 상기 트렌치(102) 내부 및 기판(100) 표면을 따라 컨포멀하게 폴리실리콘막(도시안됨)을 형성하고, 상기 폴리실리콘막을 열산화하여 트렌치 내벽에 산화막(도시안됨)을 형성하는 공정이 더 포함될 수도 있다.
도 5 및 6을 참조하면, 상기 셀 영역(I) 및 코아/페리 영역(II)의 기판(100) 상에 게이트 트렌치를 형성하기 위한 제2 마스크 패턴들(도시안됨)을 형성한다.
상기 제2 마스크 패턴은 상기 제1 방향으로 연장될 수 있다. 상기 제2 마스크 패턴들은 매립 게이트 구조물이 형성될 부위를 노출하도록 형성될 수 있다. 즉, 상기 제2 마스크 패턴들의 사이 부위는 상기 매립 게이트 구조물이 형성될 부위일 수 있다.
상기 제2 마스크 패턴을 식각 마스크로 사용하여, 상기 셀 영역(I)의 상기 소자 분리막(106a) 및 기판(100) 상부를 부분적으로 식각하여 상기 제1 방향으로 연장되는 게이트 트렌치를 형성한다.
상기 게이트 트렌치 내부를 따라 매립 게이트 절연막(120)을 형성하고, 상기 매립 게이트 절연막(120) 상에 매립 게이트 전극막을 형성한다. 이 후, 상기 매립 게이트 전극막을 에치백하여 상기 게이트 트렌치 하부에 매립 게이트 패턴(122)을 형성한다.
예시적인 실시예에서, 상기 매립 게이트 패턴(122)은 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 예시적인 실시예에서, 상기 매립 게이트 패턴(122) 상에 매립 폴리실리콘 패턴(124)을 더 형성할 수도 있다.
상기 매립 폴리실리콘 패턴(124) 상에 상기 게이트 트렌치의 내부를 완전하게 채우도록 제1 캡핑막을 형성한다. 상기 제1 캡핑막은 실리콘 질화물을 포함할 수 있다.
상기 게이트 트렌치 내부에만 상기 제1 캡핑막이 남도록 상기 제1 캡핑막을 제거하여, 상기 게이트 트렌치 내부에 제1 캡핑막 패턴(126)을 형성할 수 있다. 상기 제거는 에치백 또는 화학 기계적 연마를 포함할 수 있다.
상기 공정을 수행함으로써, 상기 게이트 트렌치 내부에, 매립 게이트 절연막(120), 매립 게이트 패턴(122), 매립 폴리실리콘 패턴(124) 및 제1 캡핑막 패턴(126)을 포함하는 매립 게이트 구조물(128)이 형성될 수 있다.
이 후, 상기 제2 마스크 패턴을 제거할 수 있다. 따라서, 상기 기판(100), 소자 분리막(106a) 및 제1 캡핑막 패턴(126)의 상부면이 노출될 수 있다.
상기 매립 게이트 구조물(128) 양 측의 기판(100) 상부에 N형의 불순물을 도핑하여 제1 불순물 영역(129)을 형성할 수 있다. 예시적인 실시예에서, 상기 제1 불순물 영역(129)의 저면은 상기 매립 폴리실리콘 패턴(124)의 상부면 및 하부면 사이의 높이에 위치할 수 있다.
도 7을 참조하면, 상기 셀 영역(I)의 상기 제1 액티브 패턴(104a), 소자 분리막(106a) 및 제1 캡핑막 패턴(126)의 상부면 상에 제1 버퍼 절연막(130), 제2 버퍼 절연막(132) 및 제3 버퍼 절연막(134)을 순차적으로 적층하여 버퍼 절연 구조물(135)을 형성한다. 또한, 상기 코아/페리 영역(II)의 상기 제2 액티브 패턴(104b) 및 소자 분리막(106a)의 상부면 상에 게이트 절연막(136)을 형성한다.
상기 제1 내지 제3 버퍼 절연막(130, 132, 134)은 상부에 형성되는 도전 패턴들(예를들어, 비트 라인)과 제1 액티브 패턴들(104a) 사이를 절연시키기 위하여 형성될 수 있다.
상기 제1 및 제3 버퍼 절연막(130, 134)은 실리콘 산화물을 포함할 수 있다. 상기 제1 및 제3 버퍼 절연막(130, 134)은 원자층 증착 방법을 통해 형성할 수 있다. 상기 제2 버퍼 절연막(132)은 예를들어, 식각 저지막으로 제공될 수 있다. 상기 제2 버퍼 절연막(132)은 실리콘 산화물과의 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 제2 버퍼 절연막(132)은 실리콘 질화물을 포함할 수 있다. 상기 제2 버퍼 절연막(132)은 원자층 증착법을 통해 형성할 수 있다.
상기 게이트 절연막(136)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 절연막(136)은 상기 버퍼 절연 구조물(135)보다 얇은 두께를 가질 수 있다. 따라서, 상기 버퍼 절연 구조물(135)의 상부면은 상기 게이트 절연막(136)의 상부면보다 더 높을 수 있다.
도 8을 참조하면, 상기 제3 버퍼 절연막(134) 및 게이트 절연막(136) 상에 제1 폴리실리콘막(138)을 형성한다. 상기 제1 폴리실리콘막(138)은 영역에 따라 N형 또는 P형의 불순물이 도핑될 수 있다.
상기 제1 폴리실리콘막(138)을 형성한 이 후에, 상기 제1 폴리실리콘막(138)의 상부면을 평탄화하는 평탄화 공정을 수행한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 따라서, 상기 셀 영역(I) 및 코아/페리 영역(II) 상의 제1 폴리실리콘막(138)의 상부면이 실질적으로 동일한 평면에 위치할 수 있고, 평탄할 수 있다.
예시적인 실시예에서, 상기 셀 영역(I) 상의 제1 폴리실리콘막(138)은 N형 불순물이 도핑될 수 있다. 예시적인 실시예에서, 상기 코아/페리 영역(II)에서 P형 트랜지스터가 형성되는 영역의 제1 폴리실리콘막(138)은 P형 불순물이 도핑되고, N형 트랜지스터가 형성되는 영역의 제1 폴리실리콘막(138)은 N형 불순물이 도핑될 수 있다.
상기 셀 영역(I) 상의 제1 폴리실리콘막(138)은 후속 공정들을 통해 비트 라인 구조물의 하부로 형성될 수 있다. 상기 코아/페리 영역(II) 상의 제1 폴리실리콘막(138)은 코아/페리 회로를 구성하는 트랜지스터의 게이트 패턴으로 형성될 수 있다.
상기 버퍼 절연 구조물(135)의 상부면은 상기 게이트 절연막(136)의 상부면보다 더 높기 때문에, 상기 제1 영역 상의 제1 폴리실리콘막(138)의 두께는 상기 제2 영역 상의 제1 폴리실리콘막(138)의 두께보다 더 얇을 수 있다.
도 9를 참조하면, 상기 제1 폴리실리콘막(138) 상에 제3 마스크 패턴(140)을 형성한다. 상기 제3 마스크 패턴(140)은 비트 라인 콘택이 형성될 부위를 선택적으로 노출할 수 있다. 상기 제3 마스크 패턴(140)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제3 마스크 패턴(140)을 식각 마스크로 사용하여 제1 폴리실리콘막(138), 제3 버퍼 절연막(134), 제2 버퍼 절연막(132) 및 제1 버퍼 절연막(130)을 식각한다. 계속하여, 노출된 제1 액티브 패턴(104a) 및 이와 인접하는 소자 분리막(106a)과 매립 게이트 구조물(128)의 상부를 함께 식각하여 제1 개구부(142)를 형성한다.
상기 제1 개구부(142)의 저면에는 각 제1 액티브 영역의 길이 방향의 중간 부위의 상부면이 노출될 수 있다. 상기 식각 공정에 의해, 상기 제1 개구부(142) 저면에 노출되는 제1 액티브 패턴(104a)의 상부면은 다른 부위의 제1 액티브 패턴(104a)의 상부면보다 더 낮아질 수 있다.
한편, 상기 제3 마스크 패턴(140)은 상기 코아/ 페리 영역(II) 상의 제1 폴리실리콘막(138)을 모두 덮을 수 있다. 따라서, 상기 코아/ 페리 영역(II) 상의 제1 폴리실리콘막(138)에는 상기 제1 개구부(142)가 형성되지 않을 수 있다.
도 10을 참조하면, 상기 제1 개구부(142) 내부를 완전하게 채우면서 상기 제3 마스크 패턴(140) 상에 예비 제2 폴리실리콘막을 형성한다. 상기 예비 제2 폴리실리콘막은 N형 또는 P형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제1 폴리실리콘막(138) 및 예비 제2 폴리실리콘막은 실질적으로 동일한 폴리실리콘 물질을 포함할 수 있고, 이에 따라, 서로 병합될 수 있다.
이 후, 상기 예비 제2 폴리실리콘막의 상부를 에치백하여, 상기 제1 개구부(142) 내부에 제2 폴리실리콘막(144)을 형성한다.
상기 에치백 공정에서, 상기 제2 폴리실리콘막(144)은 상기 제1 폴리실리콘막(138)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 가지도록 할 수 있다. 상기 에치백 공정을 수행하면, 상기 제3 마스크 패턴(140) 상에 형성된 제2 폴리실리콘막(144)은 모두 제거될 수 있다.
도 11을 참조하면, 상기 제3 마스크 패턴(140)을 제거한다. 예시적인 실시예에서, 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 따라서, 상기 셀 영역(I) 에서, 상기 제3 버퍼 절연막(134) 상에는 제1 폴리실리콘막(138)이 형성되고, 상기 제1 개구부(142) 내에는 제2 폴리실리콘막(144)이 형성된다. 상기 셀 영역(I)의 상기 제1 폴리실리콘막(138) 및 제2 폴리실리콘막(144)은 하나로 병합되어 제1 예비 폴리실리콘 구조물(146)로 제공될 수 있다. 상기 제2 폴리실리콘막(144)은 상기 제1 액티브 패턴(104a)의 상부면과 접촉할 수 있다.
도 12를 참조하면, 상기 예비 폴리실리콘 구조물(146) 및 제1 폴리실리콘막(138) 표면에 탄소를 주입하여, 상기 예비 폴리실리콘 구조물(146) 및 제1 폴리실리콘막 상부면 상에 탄소 주입막(150)을 형성한다. 상기 탄소 주입막(150)은 적어도 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 상기 탄소 주입막(150)은 금속을 포함하지 않을 수 있다.
상기 코아/페리 영역(II) 상에 형성되는 상기 탄소 주입막(150)은 그 하부에 위치하는 제1 폴리실리콘막(138) 내의 불순물이 확산되는 것을 억제하도록 하기 위하여 형성될 수 있다.
예시적인 실시예에서, 상기 탄소 주입막(150)은 적어도 탄소를 포함하는 소오스 가스를 사용하는 도핑 공정을 통해 형성할 수 있다. 상기 상기 탄소 주입막(150)은 가스 상 도핑 공정(gas phase doping) 또는 이온주입(implantation) 공정을 통해 형성할 수 있다. 바람직하게는, 가스 상 도핑 공정으로 상기 탄소 주입막(150)을 형성할 수 있다. 상기 가스 상 도핑 공정을 수행하면, 상기 예비 폴리실리콘 구조물(146) 및 제1 폴리실리콘막(138)의 표면에만 가스 상으로 탄소가 도핑되기 때문에 매우 얇은 탄소 주입막(150)을 형성할 수 있다. 예를들어, 상기 탄소 주입막(150)은 이 후에 형성되는 제1 베리어막보다 얇은 두께를 가질 수 있다. 또한, 상기 탄소 주입막(150)은 이 후에 형성되는 제2 베리어막보다 얇은 두께를 가질 수 있다.
상기 도핑 공정에서 사용되는 소오스 가스는 적어도 탄소를 포함하고, H, N 및/또는 Si을 더 포함할 수 있다. 예를들어, 상기 소오스 가스는 DIPAS (다이이소프로필아미노사일렌, Diisopropylamino Silane), CH4, C2H4, C2H6, C3H6, C3H8가스 등을 포함할 수 있다.
예시적인 실시예에서, 상기 가스상 도핑 공정은 450℃ 내지 500℃의 공정 온도에서 수행될 수 있다. 상기 가스상 도핑 공정이 450℃보다 낮은 온도에서 수행되면 상기 소오스 가스의 분해가 어렵고, 500℃보다 높은 온도에서 수행되면 상기 소오스 가스가 막의 표면에만 도핑되기가 어려울 수 있다.
예시적인 실시예에서, 상기 탄소 주입막(150)은 탄소가 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 탄소 주입막(150)은 탄소가 도핑되고, 이에 더하여 질소가 추가적으로 더 포함된 폴리실리콘일 수 있다. 상기 탄소 주입막(150)에 포함된 질소는 상기 도핑 소오스 가스에 의해 일부 도핑된 것일 수 있다. 또는, 상기 탄소 주입막(150)에 포함된 질소는 후속 공정에서 형성되는 베리어막으로부터 일부 확산된 것일 수도 있다.
도 13을 참조하면, 상기 탄소 주입막(150) 상에 제1 베리어막(152)을 형성한다.
상기 탄소 주입막(150)에 포함된 탄소는 쉽게 제거될 수 있어서 상기 예비 폴리실리콘 구조물(146) 및 제1 폴리실리콘막(138)의 상부면에 안정적으로 위치하기가 어렵다. 상기 탄소 주입막(150)에 포함된 탄소가 제거되지 않고 상기 예비 폴리실리콘 구조물(146) 및 제1 폴리실리콘막(138) 상에 남아있도록 하기 위하여, 상기 탄소 주입막(150)을 형성한 이 후에 다른 공정들을 수행하지 않고 바로 제1 베리어막(152)을 형성하여야 한다. 즉, 상기 탄소 주입막(150)을 형성한 이 후에 세정, 린싱, 현상 또는 에싱 공정과 같은 공정이 수행되면 상기 탄소가 모두 제거될 수 있으므로, 상기 탄소 주입막(150) 표면에 상기 공정들이 수행되지 않을 수 있다. 일 예로, 상기 탄소 주입막(150)을 형성한 이 후에는 에싱 공정 및 세정 공정을 수반하는 사진 공정을 수행하지 못할 수 있다. 상기 제1 베리어막(152)은 상기 탄소 주입막(150)의 탄소가 제거되지 않도록 상기 탄소 주입막(150) 상부면을 덮을 수 있다.
또한, 상기 제1 베리어막(152)은 이 후에 형성되는 금속막에 포함되는 금속의 확산을 방지할 수 있다.
상기 제1 베리어막(152)은 금속을 포함하는 막일 수 있고, 예를들어 탄탈륨 함유막, 티타늄 함유막 또는 텅스텐 함유막을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 베리어막(152)은 실리콘 도핑된 티타늄질화물(TiSiN), Ti, TiN, TiAl, TiAlN, TiSi, TaC, TaCN, TaSiN, Ta, TaN 또는 WN을 포함할 수 있다.
도 14를 참조하면, 상기 탄소 주입막(150) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막 상에 사진 공정을 수행함으로써, 상기 셀 영역(I)을 선택적으로 노출하고 상기 코아/페리 영역(II)을 덮는 포토레지스트 패턴(156)을 형성한다. 상기 포토레지스트 패턴(156)을 식각 마스크로 사용하여 상기 셀 영역(I) 상의 하드 마스크막을 식각함으로써, 하드 마스크 패턴(154)을 형성한다. 상기 하드 마스크 패턴(154)은 상기 코아/페리 영역(II)의 탄소 주입막(150)을 덮을 수 있다.
상기 하드 마스크 패턴(154)은 예를들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
이 후, 상기 포토레지스트 패턴(156)을 제거할 수 있다.
도 15를 참조하면, 상기 하드 마스크 패턴(154)을 식각 마스크로 사용하여 상기 셀 영역(I) 상에 형성된 제1 베리어막(152) 및 탄소 주입막(150)을 식각한다. 따라서, 상기 셀 영역(I)에는 상기 예비 폴리실리콘막 구조물(146)의 상부면이 노출될 수 있다.
예시적인 실시예에서, 상기 식각 공정에서, 상기 탄소 주입막(150) 아래의 예비 폴리실리콘막 구조물(146)의 상부면을 일부 두께만큼 더 식각할 수도 있다. 이 경우, 도시하지는 않았지만, 상기 예비 폴리실리콘막 구조물(146)의 상부면은 상기 코아/페리 영역의 제1 폴리실리콘막(138)의 상부면보다 더 낮아질 수 있다.
또한, 상기 코아/페리 영역(II)은 상기 하드 마스크 패턴(154)에 의해 덮혀 있으므로, 상기 제1 베리어막(152) 및 탄소 주입막(150)이 제거되지 않고 남아있을 수 있다.
도 16을 참조하면, 상기 하드 마스크 패턴(154)을 제거한다. 따라서, 상기 코아/페리 영역(II) 상에는 상기 제1 베리어막(152)의 상부면이 노출될 수 있다.
상기 셀 영역(I)에 형성된 제1 베리어막(152) 및 탄소 주입막(150)이 제거되었으므로, 상기 셀 영역(I)에 노출되는 예비 폴리실리콘막 구조물(146)의 상부면은 상기 코아/페리 영역(II)에 노출되는 제1 베리어막(152)의 상부면보다 낮을 수 있다.
도 17을 참조하면, 상기 예비 폴리실리콘막 구조물(146) 및 제1 베리어막(152) 상에 제2 베리어막(158)을 형성한다. 상기 제2 베리어막(158)은 이 후에 형성되는 금속막에 포함되는 금속의 확산을 방지할 수 있다.
상기 제2 베리어막(158)은 실리콘 도핑된 티타늄질화물(TiSiN), Ti, TiN, TiAl, TiAlN, TiSi, TaC, TaCN, TaSiN, Ta, TaN 또는 WN을 포함할 수 있다. 상기 제2 베리어막(158)은 상기 제1 베리어막(152)과 동일한 물질을 포함할 수 있다.
상기 셀 영역(I)에는, 상기 예비 폴리실리콘 구조물(146) 및 제2 베리어막(158)이 적층될 수 있다. 상기 코아/페리 영역(II)에는 상기 제1 폴리실리콘막(138), 탄소 주입막(150), 제1 베리어막(152) 및 제2 베리어막(158)이 적층될 수 있다. 상기 셀 영역(I)에는 한 층의 베리어막(158)만 형성되고, 상기 코아/ 페리 영역에는 2 층의 베리어막(152, 158)이 형성됨에 따라, 상기 셀 영역(I)의 베리어막(158)은 상기 코아/ 페리 영역(II)의 베리어막(152, 158)보다 얇은 두께를 가질 수 있다.
도 18을 참조하면, 상기 제2 베리어막(158) 상에 제1 금속막(160)을 형성한다. 상기 제1 금속막(160)은 예를들어 텅스텐을 포함할 수 있다.
도 19 및 도 20을 참조하면, 상기 제1 금속막(160) 상에 제2 캡핑막을 형성하고, 상기 제2 캡핑막을 사진 식각 공정을 통해 패터닝함으로 제2 캡핑막 패턴(162)을 형성한다. 예시적인 실시예에서, 상기 제2 캡핑막 패턴(162)은 실리콘 질화물을 포함할 수 있다.
상기 셀 영역(I)의 제2 캡핑막 패턴(162)은 비트 라인 구조물을 형성하기 위한 식각 마스크로 사용될 수 있다. 따라서, 상기 셀 영역(I)의 제2 캡핑막 패턴(162)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 코아/페리 영역(II)의 제2 캡핑막 패턴(162)은 게이트 패턴을 형성하기 위한 식각 마스크로 사용될 수 있다.
상기 셀 영역(I)의 상기 제2 캡핑막 패턴(162)의 일부분은 상기 제1 개구부(142) 내에 형성된 제2 폴리실리콘막과 대향할 수 있다.
상기 제2 캡핑막 패턴(162)을 식각 마스크로 사용하여 상기 제1 금속막(160), 제2 베리어막(158), 제1 베리어막(152), 탄소 주입막(150), 예비 폴리실리콘 구조물(146), 제1 폴리실리콘막(138), 제3 버퍼 절연막(134) 및 게이트 절연막(136)을 순차적으로 식각한다.
따라서, 셀 영역(I) 상에는 폴리실리콘 구조물(146a), 제2 베리어막 패턴(158a), 제1 금속 패턴(160a) 및 제2 캡핑막 패턴(162)이 차례로 적층되는 비트 라인 구조물(164)을 형성할 수 있다. 상기 코아/페리 영역(II) 상에는 제1 폴리실리콘 패턴(138a), 탄소 주입막 패턴(150a), 제1 베리어막 패턴(152a), 제2 베리어막 패턴(158a), 제1 금속 패턴(160a) 및 제2 캡핑막 패턴(162)이 차례로 적층되는 게이트 구조물(168)을 형성할 수 있다.
상기 비트 라인 구조물(164)의 저면의 제1 부위는 상기 제1 액티브 패턴(104a)의 상부면과 접촉할 수 있다. 또한, 상기 비트 라인 구조물(164)의 저면의 제2 부위는 상기 제3 버퍼 절연막(134)이 식각되어 형성된 제3 버퍼 절연막 패턴(134a)의 상부면과 접촉할 수 있다.
상기 게이트 구조물(168)의 저면에는 게이트 절연막 패턴(136a)이 형성될 수 있다.
도시된 것과 같이, 상기 비트 라인 구조물(164)에는 상기 탄소 주입막 패턴(150a)이 구비되지 않을 수 있다. 따라서, 상기 폴리실리콘 구조물 상에 탄소 주입막 패턴이 구비되었을 때, 상기 비트 라인 구조물의 저항이 증가하는 것을 방지할 수 있다. 상기 코아/페리 영역(II)의 게이트 구조물(168)에는 상기 탄소 주입막 패턴(150a)이 구비될 수 있다. 따라서, 상기 탄소 주입막 패턴(150a)이 구비됨에 따라, 상기 제1 폴리실리콘 패턴(138a)에 도핑된 불순물의 상부 확산을 억제할 수 있다.
또한, 상기 비트 라인 구조물(164)에 포함되는 제2 베리어막 패턴(158a)은 상기 게이트 구조물(168)에 포함되는 제1 및 제2 베리어막 패턴(152a, 158a)을 포함하는 베리어 구조물(159)보다 얇은 두께를 가질 수 있다.
도 22를 참조하면, 셀 영역(I)의 상기 비트 라인 구조물(164)의 측벽 및 코아/페리 영역(II)의 게이트 구조물(168)의 측벽 상에 스페이서(170)를 형성한다. 상기 스페이서(170)는 절연 물질을 포함할 수 있다. 상기 스페이서(170)는 상기 제3 버퍼 절연막 패턴(134a) 및 게이트 절연막 패턴(136a)의 측벽 상에도 형성될 수 있다.
예시적인 실시예에서, 상기 스페이서(170)는 복수의 스페이서들이 적층되는 스페이서 구조물로 형성될 수 있다. 일부 예시적인 실시예에서, 상기 스페이서(170)는 복수의 스페이서들 중에서 일부는 에어 스페이서일 수 있다.
상기 코아/페리 영역(II)의 제2 액티브 패턴(104b)의 상부에 불순물을 주입하여 제2 불순물 영역(171)을 형성한다. 상기 제2 불순물 영역(171)은 페리 트랜지스터의 소스/드레인으로 제공될 수 있다.
상기 스페이서(170) 사이의 갭을 매립하는 제1 층간 절연막(174)을 형성한다. 이 후, 상기 비트 라인 구조물(164) 및 게이트 구조물(168)의 상부면이 노출되도록 상기 제1 층간 절연막(174)을 평탄화할 수 있다. 상기 제1 층간 절연막(174)은 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막(174) 및 스페이서(170) 상에 제4 마스크 패턴(도시안됨)을 형성한 후, 이를 사용하는 식각 공정을 수행하여 제1 층간 절연막(174)을 식각함으로써, 상기 셀 영역(I)에 개구부를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 셀 영역(I)에서, 상기 제4 마스크 패턴은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이격되도록 복수개로 형성될 수 있다. 이 때, 상기 개구부는 상기 매립 게이트 구조물(128)과 오버랩되도록 형성될 수 있다. 이 후, 상기 개구부를 채우는 절연 패턴(도시안됨)을 형성한다. 상기 절연 패턴은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
다음에, 셀 영역(I)의 상기 제1 층간 절연막(174)을 식각하고, 그 하부의 제2 버퍼 절연막(132), 제1 버퍼 절연막(130) 및 기판(100) 표면 부위를 식각함으로써, 상기 기판(100) 표면을 노출하는 제2 개구부(172)를 형성할 수 있다. 상기 식각 공정에서, 상기 제1 액티브 패턴(104a) 상부 및 상기 제1 액티브 패턴(104a) 에 인접하는 소자 분리막(106a)의 상부도 함께 식각될 수 있다.
도 22를 참조하면, 상기 제2 개구부(172)를 채우면서 상기 비트 라인 구조물(164) 및 제1 층간 절연막(174)을 덮는 제3 폴리실리콘막(176)을 형성한다. 상기 제3 폴리실리콘막(176)은 N형 또는 P형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 제2 개구부(172) 내에 형성되는 상기 제3 폴리실리콘막(176) 내에는 보이드가 생길 수 있다. 상기 제3 폴리실리콘막(176) 내에 보이드를 제거하기 위한 열처리를 수행할 수 있다. 상기 열처리는 레이저 어닐 공정을 포함할 수 있다.
도 23을 참조하면, 상기 제3 폴리실리콘막(176)의 상부를 제거하여 상기 제2 개구부(172)의 하부를 채우는 하부 콘택 플러그(176a)를 형성한다. 이 때, 상기 코아/페리 영역(II) 상에 형성된 제3 폴리실리콘막(176)은 모두 제거될 수 있다. 상기 제3 폴리실리콘막(176)의 제거 공정은 에치백 공정을 포함할 수 있다.
이 후, 상기 코아/페리 영역(II) 상에, 상기 게이트 구조물(168)의 양 측의 액티브 영역을 노출하는 콘택홀들(178)을 형성한다.
상기 비트 라인 구조물(164)의 표면, 상기 하부 콘택 플러그(176a), 콘택홀들(178) 및 제1 층간 절연막(174) 상에 제3 베리어 금속막을 형성하고, 상기 제3 베리어 금속막 상에 제2 금속막을 형성한다. 상기 제2 금속막은 상기 비트 라인 구조물(164) 상부면보다 높은 상부면을 갖도록 형성할 수 있다.
상기 제2 금속막 및 제3 베리어 금속막의 일부를 식각함으로써, 셀 영역(I)의 상기 하부 콘택 플러그(176a) 상에 상부 콘택 플러그(180)를 형성한다. 상기 제2 금속막 및 제3 베리어 금속막의 식각 공정에서, 상기 상부 콘택 플러그(180) 사이에는 제3 개구부가 형성될 수 있다. 또한, 상기 코아/페리 영역(II)에는 상기 콘택홀(178)을 채우면서 상기 제1 층간 절연막(174) 상에 배선 패턴(182)을 형성할 수 있다. 상기 배선 패턴(182)은 상기 콘택홀(178) 내에 형성되는 콘택 플러그 및 상기 제1 층간 절연막(174) 상에 형성되는 도전 패턴을 포함할 수 있다.
도 24를 참조하면, 상기 제3 개구부 내부 및 상기 도전 패턴들 사이를 매립하는 상부 절연 패턴(184)을 형성한다.
상기 셀 영역(I)의 상기 상부 콘택 플러그(180)의 상면과 접촉하는 커패시터(190)를 형성한다.
상기 커패시터(190)는 하부 전극(190a), 유전막(190b) 및 상부 전극(190c)이 적층되는 구조를 가질 수 있다.
상기 공정을 수행하면, 디램 소자가 완성될 수 있다.
설명한 것과 같이, 상기 반도체 소자는 비트 라인 구조물에 포함되는 폴리실리콘 패턴에 보이드가 발생됨에 따라 발생될 수 있는 신뢰성 불량이 감소될 수 있다. 그러므로, 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.
100 : 기판 104a : 제1 액티브 패턴
104b : 제2 액티브 패턴 128 : 매립 게이트 구조물
136a : 게이트 절연막 패턴 138a : 제1 폴리실리콘 패턴
146a : 폴리실리콘 구조물 150a : 탄소 주입막 패턴
152a : 제1 베리어막 패턴 158a : 제2 베리어막 패턴
160a : 제1 금속 패턴 162 : 제2 캡핑막 패턴
164a : 비트 라인 구조물 168 : 게이트 구조물

Claims (10)

  1. 셀 영역 및 코아/페리 영역을 포함하는 기판;
    셀 영역의 기판 상에 구비되고, 폴리실리콘 구조물, 베리어막 패턴, 금속 패턴 및 캡핑막 패턴이 적층된 비트 라인 구조물; 및
    상기 코아/페리 영역의 기판 상에 구비되고, 게이트 절연막 패턴, 폴리실리콘 패턴, 탄소 주입막 패턴, 베리어 구조물, 금속 패턴 및 캡핑막 패턴이 적층된 게이트 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 탄소 주입막 패턴은 적어도 탄소가 도핑된 폴리실리콘을 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 탄소 주입막 패턴은 탄소 및 질소를 포함하는 폴리실리콘을 포함하는 반도체 소자.
  4. 제1항에 있어서, 상기 베리어막 패턴은 상기 베리어 구조물보다 얇은 두께를 가지는 반도체 소자.
  5. 제1항에 있어서, 상기 베리어막 패턴과 상기 베리어 구조물은 동일한 물질을 포함하는 반도체 소자.
  6. 제1항에 있어서, 상기 베리어막 패턴 및 상기 베리어 구조물은 실리콘 도핑된 티타늄질화물(TSN), Ti, TiN, TaC, TaCN, TaSiN, TaN 또는 WN을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 폴리실리콘 패턴은 N형 또는 P형 불순물이 도핑된 폴리실리콘을 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 베리어막 패턴은 10Å 내지 50Å의 두께를 가지는 반도체 소자.
  9. 셀 영역 및 코아/페리 영역을 포함하는 기판;
    상기 셀 영역의 기판 상부의 게이트 트렌치 내에 구비되고, 상기 기판의 상부면과 수평한 제1 방향으로 연장되는 매립 게이트 구조물;
    상기 매립 게이트 구조물 및 기판 상에 구비되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인 구조물;
    상기 비트 라인 구조물과 이격되면서 상기 기판과 접촉하는 콘택 플러그;
    상기 콘택 플러그의 상부면과 접촉하는 커패시터; 및
    상기 코아/페리 영역의 기판 상에 구비되는 게이트 구조물을 포함하고,
    상기 비트 라인 구조물은 폴리실리콘 구조물, 제2 베리어막 패턴, 제1 금속 패턴 및 캡핑막 패턴이 순차적으로 적층되고,
    상기 게이트 구조물은 게이트 절연막 패턴, 폴리실리콘 패턴, 탄소 주입막 패턴, 상기 제1 베리어막 패턴, 제2 베리어막 패턴, 제1 금속 패턴 및 캡핑막 패턴이 순차적으로 적층되는 반도체 소자.
  10. 제9항에 있어서, 상기 탄소 주입막 패턴은 탄소 및 질소를 포함하는 폴리실리콘을 포함하는 반도체 소자.
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