KR101534679B1 - 금속-반도체 화합물 영역을 갖는 반도체소자 제조방법 - Google Patents
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Abstract
금속-반도체 화합물 영역을 갖는 반도체소자 제조방법을 제공한다. 이 방법은 반도체기판 상에 반도체 기둥들(pillars)을 형성하는 것을 포함한다. 상기 반도체 기둥들 사이의 반도체 기판을 식각하여 트렌치 영역을 형성한다. 상기 트렌치 영역을 부분적으로 채우는 절연성의 분리 패턴을 형성함과 아울러, 상기 반도체 기둥들의 측벽들 상에 절연성의 측벽 스페이서들을 형성한다. 상기 분리 패턴에 의해 채워지지 않은 상기 트렌치 영역의 측벽들 상에 금속-반도체 화합물 영역들을 형성한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 금속-반도체 화합물 영역을 갖는 반도체 소자를 제조하는 방법에 관한 것이다.
최근, 소형화되고 저 전력 소비를 유지하는 반도체소자가 요구되고 있다. 이러한 반도체소자를 구성하는 요소들(elements)의 크기를 감소시키기 위한 연구가 진행되고 있다.
본 발명이 이루고자 하는 과제는 수직형 트랜지스터의 소스/드레인 영역과 전기적으로 접속하는 금속-반도체 화합물 영역이 차지하는 평면적을 최소화할 수 있는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 금속-반도체 화합물 영역을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 반도체 기둥들(pillars)을 형성하는 것을 포함한다. 상기 반도체 기둥들 사이의 반도체 기판을 식각하여 트렌치 영역을 형성한다. 상기 트렌치 영역을 부분적으로 채우는 절연성의 분리 패턴을 형성함과 아울러, 상기 반도체 기둥들의 측벽들 상에 절연성의 측벽 스페이서들을 형성한다. 상기 분리 패턴에 의해 채워지지 않은 상기 트렌치 영역의 측벽들 상에 금속-반도체 화합물 영역들을 형성한다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 반도체 기둥들은 행 및 열 방향을 따라 2차원적으로 배열될 수 있고, 상기 트렌치 영역은 상기 행 방향 또는 상기 열 방향과 평행한 라인 형상일 수 있다.
다른 실시예에서, 상기 분리 패턴 상에 상기 트렌치 영역의 나머지 부분을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연 패턴을 형성하는 것을 더 포함할 수 있다.
더 나아가, 상기 절연 패턴을 형성한 후에, 상기 반도체 기둥들의 측벽들을 노출시키도록 상기 측벽 스페이서들을 식각하고, 상기 노출된 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 패턴들을 형성하는 것을 더 포함하되, 상기 게이트 패턴들은 상기 트렌치 영역과 교차하는 방향성을 갖는 라인 형상의 게이트 라인을 포함할 수 있다.
이와는 달리, 상기 트렌치 영역을 형성하기 전에, 상기 반도체 기둥의 측벽들을 둘러싸는 게이트 패턴들을 형성하고, 상기 절연 패턴을 형성한 후에, 상기 게이트 패턴들을 전기적으로 접속시키는 게이트 구조체들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 트렌치 영역을 형성하기 전에, 상기 반도체 기둥들 사이의 반도체 기판 내에 불순물들을 주입 및 활성화시키어 상기 반도체 기둥들과 다른 도전형의 불순물 영역들을 형성하는 것을 더 포함할 수 있다. 상기 트렌치 영역은 상기 불순물 영역들 보다 낮은 레벨의 바닥영역을 갖고, 상기 트렌치 영역을 형성한 후의 상기 불순물 영역들은 상기 트렌치 영역의 측벽들에 인접하는 반도체기판 내에 잔존하며 상기 금속-반도체 화합물 영역들과 오믹 콘택(ohmic contact)을 형성할 수 있다.
또 다른 실시예에서, 상기 분리 패턴 및 측벽 스페이서들을 형성하는 것은 상기 반도체 기둥들 사이에 개구부가 형성되도록 상기 반도체 기둥들의 측벽들을 덮으면서 상기 트렌치 영역을 채우는 스페이서 절연막을 형성하고, 상기 분리 패턴 및 상기 측벽 스페이서들이 형성되도록 상기 스페이서 절연막을 식각하는 것을 포함할 수 있다.
본 발명의 다른 양태에 따르면, 제1 및 제2 트렌치 영역들 중 제1 트렌치 영역의 측벽들에 형성된 금속-반도체 화합물 영역을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 반도체 기둥들을 형성하는 것을 포함한다. 상기 반도체 기둥들 사이의 반도체 기판을 식각하여 제1 트렌치 영역을 형성한다. 상기 제1 트렌치 영역의 측벽들에 금속-반도체 화합물 영역들을 형성한다. 상기 제1 트렌치 영역의 바닥 영역의 반도체기판을 식각하여 제2 트렌치 영역을 형성한다.
몇몇 실시예들에서, 상기 제1 및 제2 트렌치 영역들을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연성의 분리 패턴을 형성하는 것을 더 포함할 수 있다.
더 나아가, 상기 분리 패턴을 형성한 후에, 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 패턴들을 형성하는 것을 더 포함할 수 있다.
이와는 달리, 상기 제1 트렌치 영역들을 형성하기 전에, 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 패턴들을 형성하고, 상기 분리 패턴을 형성한 후에, 상기 게이트 패턴들을 전기적으로 접속시키는 게이트 구조체들을 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 평면도로 보았을 때, 상기 반도체 기둥들은 행 및 열 방향을 따라 2차원적으로 배열되고, 상기 제1 및 제2 트렌치 영역들은 상기 행 방향 또는 상기 열 방향과 평행한 라인 형상일 수 있다.
또 다른 실시예에서, 상기 제1 트렌치 영역을 형성하기 전에, 상기 반도체 기둥들 사이의 반도체 기판 내에 불순물들을 주입 및 활성화시키어 상기 반도체 기 둥들과 다른 도전형의 불순물 영역들을 형성하는 것을 더 포함하되, 상기 불순물 영역들은 상기 제2 트렌치 영역의 바닥 영역보다 높은 레벨에 위치하며, 상기 금속-반도체 화합물 영역들과 오믹 콘택(ohmic contact)을 형성할 수 있다.
또 다른 실시예에서, 상기 제1 트렌치 영역을 형성하는 것은 상기 반도체 기둥들을 갖는 반도체기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 패터닝하여 상기 반도체 기둥들 사이에 개구부를 형성하되, 상기 개구부는 상기 반도체 기둥들과 이격됨과 아울러 상기 반도체 기둥들 사이의 상기 반도체 기판의 소정영역을 노출시키고, 상기 개구부에 의해 노출된 상기 반도체 기판을 식각하는 것을 포함할 수 있다.
또한, 상기 금속-반도체 화합물 영역을 형성하는 것은 상기 제1 트렌치 영역 및 상기 개구부의 측벽들 상에 희생 스페이서를 형성하고, 상기 희생 스페이서를 갖는 반도체기판에 대하여 열 산화공정(thermal oxidation)을 진행하여, 상기 제1 트렌치 영역의 바닥 영역에 열 산화막을 형성하고, 상기 희생 스페이서를 제거하여 상기 제1 트렌치 영역의 측벽들을 노출시키고, 상기 상기 제1 트렌치 영역의 노출된 측벽들에 상기 금속-반도체 화합물 영역들을 형성하기 위하여 실리사이드 공정을 진행하는 것을 포함할 수 있다.
또한, 상기 제2 트렌치 영역을 형성하는 것은 상기 제1 트렌치 영역의 바닥 영역에 형성된 상기 열 산화막을 식각함과 아울러 상기 열 산화막 하부의 반도체기판을 식각하는 것을 포함할 수 있다. 그리고, 상기 절연성 물질막은 상기 제2 트렌치 영역을 형성한 후에 제거할 수 있다.
본 발명의 실시예들에 따르면, 수직형 트랜지스터의 소스 영역 및 드레인 영역 중 아래에 위치하는 영역과 전기적으로 접속하는 도전체, 즉 금속-반도체 화합물 영역이 차지하는 평면적을 최소화시킬 수 있으며, 금속-반도체 화합물 영역을 안정적으로 형성할 수 있는 방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이고, 도 2는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이고, 도 3은 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이고, 도 4는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다.
우선, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1을 참조하면, 반도체 기판 상에 반도체 기둥들을 형성할 수 있다.(S100) 상기 반도체 기둥들은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 반도체 기둥들 사이의 반도체기판을 식각하여 트렌치 영역을 형성할 수 있다.(S110)
상기 반도체 기둥들의 측벽들 상에 스페이서들을 형성함과 아울러 상기 트렌치 영역을 부분적으로 채우는 분리 패턴을 형성할 수 있다.(S120) 좀더 구체적으로, 상기 트렌치 영역을 갖는 반도체기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 식각하여 상기 스페이서들 및 상기 분리 패턴을 형성할 수 있다. 상기 스페이서들 및 상기 분리 패턴은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다. 상기 분리 패턴에 의해 채워지지 않은 트렌치 영역의 측벽들 상에 선택적으로 금속-반도체 화합물 영역들을 형성할 수 있다.(S130) 상기 금속-반도체 화합물 영역들은 니켈 실리사이드막, 코발트 실리사이드막 및 타이타늄 실리사이드막 등과 같은 금속 실리사이드막일 수 있다.
상기 트렌치 영역의 나머지 부분을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연 패턴을 형성할 수 있다.(S140) 상기 절연 패턴은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다.
상기 반도체 기둥들의 측벽들을 노출시키는 식각 공정을 진행할 수 있다.(S150) 예를 들어, 상기 식각 공정은 상기 반도체 기둥들의 측벽들을 노출시키도록 상기 스페이서들을 식각하는 것을 포함할 수 있다. 상기 반도체 기둥들의 측 벽들을 둘러싸는 게이트 패턴들을 형성할 수 있다.(S160) 상기 게이트 패턴들을 형성하는 것은 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 유전막 및 게이트 전극을 차례로 형성하는 것을 포함할 수 있다.
상기 금속-반도체 화합물 영역들은 수직형 트랜지스터의 소스 영역 및 드레인 영역 중 하나와 전기적으로 접속할 수 있다. 상기 소스/드레인 영역들은 다양한 방법을 이용하여 형성할 수 있다. 예를 들어, 소스/드레인 영역들 중 하나를 형성하는 것은 사진 및 식각 공정을 이용하여 상기 반도체 기판을 식각하여 반도체 기둥들을 형성하고, 상기 반도체 기둥들 사이에 불순물들을 주입 및 활성화시키어 상기 반도체 기둥들과 다른 도전형의 제1 불순물 영역을 형성하는 것을 포함할 수 있다. 이와는 달리, 소스/드레인 영역들 중 하나를 형성하는 것은 사진 및 식각 공정을 이용하여 상기 반도체 기판을 식각하여 예비 반도체 기둥들을 형성하고, 상기 예비 반도체 기둥들 사이에 불순물들을 주입 및 활성화시키어 제1 불순물 영역을 형성하고, 상기 예비 반도체 기둥들 사이의 반도체기판을 식각하여 반도체 기둥들을 형성하는 것을 포함할 수 있다. 상기 제1 불순물 영역을 형성하는 이온 주입 공정을 진행하기 전에, 상기 반도체 기둥들의 측벽들 상에 이온주입 마스크로서의 역할을 하는 이온주입 마스크 스페이서를 형성하는 것을 포함할 수 있다.
한편, 소스/드레인 영역들 중 나머지 하나를 형성하는 것은 상기 게이트 패턴을 형성한 후에, 상기 반도체 기둥들의 상부 영역에 불순물들을 주입하여 제2 불순물 영역을 형성하는 것을 포함할 수 있다. 이와는 달리, 소스/드레인 영역들 중 나머지 하나를 형성하는 것은 상기 반도체 기둥들을 형성하기 위한 사진 및 식각 공정을 진행하기 전에 상기 반도체 기판 내에 불순물들을 주입하여 형성할 수도 있다.
다음으로, 도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2를 참조하면, 반도체 기판 상에 반도체 기둥들을 형성할 수 있다.(S200) 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 패턴들을 형성할 수 있다.(S210) 상기 게이트 패턴들을 형성하는 것은 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 유전막 및 게이트 전극을 차례로 형성하는 것을 포함할 수 있다.
상기 게이트 패턴들에 의해 둘러싸인 상기 반도체 기둥들 사이의 반도체 기판 내에 불순물들을 주입 및 활성화시키어 제1 불순물 영역을 형성할 수 있다. 여기서, 상기 제1 불순물 영역은 수직형 트랜지스터의 소스 영역 및 드레인 영역 중 하나로 정의할 수 있다. 상기 게이트 패턴들에 의해 둘러싸인 상기 반도체 기둥들 사이의 반도체 기판의 소정영역을 식각하여 트렌치 영역을 형성할 수 있다.(S220) 상기 제1 불순물 영역은 상기 트렌치 영역을 형성한 후에, 상기 트렌치 영역의 측벽들에 인접하는 반도체기판 내에 잔존할 수 있다.
상기 게이트 패턴들의 측벽들 상에 스페이서를 형성함과 아울러 상기 트렌치 영역을 부분적으로 채우는 분리 패턴을 형성할 수 있다.(S230) 예를 들어, 상기 트렌치 영역을 갖는 반도체기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 식각하여 상기 스페이서 및 상기 분리 패턴을 형성할 수 있다. 상기 스페이서 및 상기 분리 패턴은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있 다.
상기 분리 패턴에 의해 채워지지 않은 트렌치 영역의 측벽들 상에 선택적으로 금속-반도체 화합물 영역들을 형성할 수 있다.(S240) 상기 금속-반도체 화합물 영역들은 금속 실리사이드막으로 형성할 수 있다. 상기 금속-반도체 화합물 영역들은 상기 제1 불순물 영역들과 전기적으로 접속될 수 있다. 즉, 상기 금속-반도체 화합물 영역들은 상기 제1 불순물 영역들과 오믹 콘택(ohmic contact)을 형성할 수 있다.
상기 트렌치 영역의 나머지 부분을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연 패턴을 형성할 수 있다.(S250) 상기 절연 패턴은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다. 상기 게이트 패턴들과 전기적으로 접속된 게이트 구조체를 형성할 수 있다.(S260)
한편, 수직형 트랜지스터의 소스 영역 및 드레인 영역 중 나머지 하나를 형성하는 것은 상기 게이트 구조체를 형성한 후에, 상기 반도체 기둥들의 상부 영역에 불순물들을 주입하여 제2 불순물 영역을 형성하는 것을 포함할 수 있다. 이와는 달리, 소스/드레인 영역들 중 나머지 하나를 형성하는 것은 상기 반도체 기둥들을 형성하기 위한 사진 및 식각 공정을 진행하기 전에 상기 반도체 기판 내에 불순물들을 주입하여 형성할 수도 있다.
다음으로, 도 3을 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3을 참조하면, 반도체 기판 상에 반도체 기둥들을 형성할 수 있다.(S300) 상기 반도체 기둥들 사이의 상기 반도체기판 내에 제1 불순물 영역들을 형성할 수 있다. 상기 반도체 기둥들 사이의 반도체기판을 식각하여 제1 트렌치 영역을 형성할 수 있다.(S310) 예를 들어, 상기 제1 트렌치 영역을 형성하는 것은 상기 제1 불순물 영역들이 형성된 반도체기판 상에 상기 반도체 기둥들 사이의 반도체기판의 소정영역을 노출시키는 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 노출된 반도체기판을 식각하는 것을 포함할 수 있다. 여기서, 상기 마스크 패턴은 상기 반도체 기둥들의 측벽들을 덮을 수 있다.
상기 제1 트렌치 영역의 측벽들에 선택적으로 금속-반도체 화합물 영역들을 형성할 수 있다.(S320) 예를 들어, 상기 금속-반도체 화합물 영역들을 형성하는 것은 상기 제1 트렌치 영역의 측벽들 상에 희생 스페이서를 형성하고, 상기 제1 트렌치 영역의 바닥 영역에 열 산화막을 형성하고, 상기 희생 스페이서를 제거하고, 상기 제1 트렌치 영역의 측벽들 상에 금속-실리사이드막을 형성하는 것을 포함할 수 있다.
상기 제1 트렌치 영역의 바닥 영역의 반도체 기판을 식각하여 제2 트렌치 영역을 형성할 수 있다.(S330) 상기 제1 및 제2 트렌치 영역들을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연성의 분리 패턴을 형성할 수 있다.(S340) 상기 분리 패턴을 형성하는 동안에, 상기 반도체 기둥들의 측벽들의 적어도 일부를 노출시킬 수 있다. 상기 반도체 기둥들의 노출된 측벽들을 둘러싸는 게이트 패턴을 형성할 수 있다.(S350) 상기 게이트 패턴은 차례로 형성된 게이트 유전막 및 게이트 전극을 포함할 수 있다.
한편, 상기 게이트 패턴을 형성한 후에, 상기 반도체 기둥들의 상부 영역에 불순물들을 주입하여 제2 불순물 영역을 형성할 수 있다. 이와는 달리, 상기 반도체 기둥들을 형성하기 위한 사진 및 식각 공정을 진행하기 전에 상기 반도체 기판 내에 불순물들을 주입하여 제2 불순물 영역을 형성할 수도 있다.
다음으로, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 4를 참조하면, 반도체 기판 상에 반도체 기둥들을 형성할 수 있다.(S400) 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 패턴들을 형성할 수 있다.(S410) 상기 게이트 패턴들은 차례로 형성된 게이트 유전막 및 게이트 전극을 포함할 수 있다. 상기 반도체 기둥들 사이의 상기 반도체기판 내에 제1 불순물 영역들을 형성할 수 있다. 상기 반도체 기둥들 사이의 반도체기판을 식각하여 제1 트렌치 영역을 형성할 수 있다.(S420) 예를 들어, 상기 제1 트렌치 영역을 형성하는 것은 상기 제1 불순물 영역들이 형성된 반도체기판 상에 상기 반도체 기둥들 사이의 반도체기판의 소정영역을 노출시키는 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 노출된 반도체기판을 식각하는 것을 포함할 수 있다. 여기서, 상기 마스크 패턴은 상기 게이트 패턴들의 측벽들을 덮을 수 있다.
상기 제1 트렌치 영역의 측벽들에 선택적으로 형성되며 상기 게이트 패턴과 이격된 금속-반도체 화합물 영역들을 형성할 수 있다.(S430) 예를 들어, 상기 금속-반도체 화합물 영역들을 형성하는 것은 상기 제1 트렌치 영역의 측벽들 상에 희생 스페이서를 형성하고, 상기 제1 트렌치 영역의 바닥 영역에 열 산화막을 형성하고, 상기 희생 스페이서를 제거하고, 상기 제1 트렌치 영역의 측벽들 상에 금속-실리사이드막을 형성하는 것을 포함할 수 있다.
상기 제1 트렌치 영역의 바닥 영역의 반도체 기판을 식각하여 제2 트렌치 영역을 형성할 수 있다.(S440) 상기 제1 및 제2 트렌치 영역들을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연성의 분리 패턴을 형성할 수 있다.(S450) 상기 게이트 패턴들과 전기적으로 접속된 게이트 구조체를 형성할 수 있다.(S460)
한편, 상기 게이트 구조체를 형성한 후에, 상기 반도체 기둥들의 상부 영역에 불순물들을 주입하여 제2 불순물 영역을 형성할 수 있다. 이와는 달리, 상기 반도체 기둥들을 형성하기 위한 사진 및 식각 공정을 진행하기 전에 상기 반도체 기판 내에 불순물들을 주입하여 제2 불순물 영역을 형성할 수도 있다.
본 발명의 기술적 사상을 본 발명이 속하는 기술분야에 종사하는 엔지니어가 실제 소자에 다양하게 실용 및 응용할 수 있도록, 앞의 실시예들을 보다 구체화시킨 예시적인 실시예들을 설명하기로 한다. 여기서, 도 1 내지 도 3을 참조하여 설명한 실시예들에 대하여 구체화시킨 예시적인 실시예들을 도 5 내지 도 10을 참조하여 설명하고, 도 4를 참조하여 설명한 실시예에 대한 예시적인 실시예에 대해서는 생략하기로 한다. 그 이유는 본 발명이 속하는 기술분야에 종사하는 엔지니어라면, 도 4를 참조하여 설명한 실시예는 도 2 및 도 3을 구체화시킨 예시적인 실시예들로부터 실제 소자에 실용 및 응용을 쉽게 할 수 있을 것이기 때문이다.
도 5는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 평면도이고, 도 6a 내지 도 6j는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다. 도 6a 내지 도 6j에서, "A"로 표시된 부분은 도 5의 I-I′선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 5의 II-II′선을 따라 취해진 영역이다. 도 7은 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 평면도이고, 도 8a 내지 도 8i는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다. 도 8a 내지 도 8i에서, "C"로 표시된 부분은 도 7의 III-III′선을 따라 취해진 영역이고, "D"로 표시된 부분은 도 7의 IV-IV′선을 따라 취해진 영역이다. 도 9는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 평면도이고, 도 10a 내지 도 10f는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다. 도 10a 내지 도 10f에서, "E"로 표시된 부분은 도 9의 V-V′선을 따라 취해진 영역이고, "F"로 표시된 부분은 도 9의 VI-VI′선을 따라 취해진 영역이다.
우선, 도 1, 도 5, 및 도 6a 내지 도 6j를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 5 및 도 6a를 참조하면, 반도체기판(1)을 준비할 수 있다. 상기 반도체기판(1)은 실리콘 등과 같은 반도체 물질을 이용하여 형성한 반도체 웨이퍼일 수 있다. 상기 반도체기판(1) 상에 차례로 적층된 패드 산화막들(3) 및 마스크 패턴들(6)을 형성할 수 있다. 상기 패드 산화막들(3)은 열 산화막으로 형성할 수 있다. 상기 마스크 패턴들(6)은 실리콘 질화막으로 형성할 수 있다.
도 1, 도 5 및 도 6b를 참조하면, 상기 마스크 패턴들(6)을 식각마스크로 이용하여 상기 반도체기판(1)을 식각하여 반도체 기둥들(12)을 형성할 수 있다 .(S100) 상기 반도체 기둥들(12)은, 평면도로 보았을 때, 행 방향 및 열 방향을 따라 2차원적으로 배열될 수 있다. 여기서, "행" 또는 "열"은 기판 상의 서로 다른 두 방향을 가리키기 위해 사용된 것으로서, 절대적인 수직 방향 또는 수평 방향을 가리키는 것은 아니다. 예를 들어, "행"은 x 축과 평행하고, "열"은 y 축과 평행할 수 있다.
상기 반도체 기둥들(12)의 측벽들 상에 측벽 스페이서(18)를 형성할 수 있다. 상기 측벽 스페이서(18)는 실리콘 질화막 및 실리콘 산화막 중 적어도 하나를 포함할 수 있다.
상기 반도체 기둥들(12) 사이의 반도체 기판 내에 불순물들을 주입 및 활성화시켜 제1 불순물 영역들(15)을 형성할 수 있다. 상기 제1 불순물 영역들(15)은 트랜지스터의 소스/드레인 영역으로 정의할 수 있다. 즉, 상기 제1 불순물 영역들(15)은 상기 반도체 기둥들(12)과 다른 도전형일 수 있다. 예를 들어, 상기 반도체 기둥들(12)이 피 형(p-type)인 경우에, 상기 제1 불순물 영역들(15)은 앤 형(n-type)의 도전형일 수 있다.
상기 제1 불순물 영역들(15)을 형성하는 것은 상기 마스크 패턴들(6)을 식각마스크로 이용하여 상기 반도체기판(1)을 식각하여 예비 반도체 기둥들을 형성하고, 상기 예비 반도체 기둥들의 측벽들 상에 측벽 스페이서를 형성하고, 상기 예비 반도체 기둥들 사이의 반도체기판 내에 불순물들을 주입하여 제1 불순물 영역들(15)을 형성하고, 상기 예비 반도체 기둥들 사이의 반도체기판을 식각하는 것을 포함할 수 있다. 여기서, 상기 측벽 스페이서는 상기 제1 불순물 영역들(15)을 형 성하기 위한 이온 주입 공정 동안에, 불순물들이 상기 반도체 기둥들(12)의 채널 영역들 내로 주입되는 것을 방지하는 역할을 할 수 있다.
도면에서, 각 구성 요소들의 크기 또는 체적은 본 발명의 기술적 사상을 이해하기 쉽게 하기 위하여 도시된 것이며, 절대적 또는 상대적인 크기를 한정하는 것이 아니다. 즉, 각 구성 요소들의 크기 또는 체적은 다양한 실험을 통하여 보다 최적화 될 수 있다. 상기 제1 불순물 영역들(15)을 형성하는 공정 조건 및/또는 방법에 따라, 또는 최종적으로 형성하고자 하는 소자에 따라, 상기 제1 불순물 영역들(15)의 접합들(junctions)은 도 2b에 도시된 형상에서 다소 변형될 수 있다. 예들 들어, 형성하고자 하는 수직형 트랜지스터를 커패시터없는 1-트랜지스터 메모리 셀(capacitor-less one transistor memory cell)에 이용하는 경우에, 상기 제1 불순물 영역들(15)은 상기 반도체 기둥들(12) 하부의 상기 반도체기판(1) 내에까지 확산되도록 형성할 수 있다. 즉, 상기 반도체 기둥들(12)과 상기 반도체 기판(1) 사이에 상기 제1 불순물 영역들(15)이 형성될 수 있다. 그렇지만, 트랜지스터의 소스/드레인 영역 중 하나와 전기적으로 연결된 커패시터를 메모리 셀에 이용하는 경우에, 상기 제1 불순물 영역들(15)이 반드시 상기 반도체 기둥들(12)의 하부에까지 확산되도록 할 필요는 없다.
도 1, 도 5 및 도 6c를 참조하면, 상기 제1 불순물 영역들(15)을 갖는 반도체기판의 전면 상에 절연성 물질막(21)을 형성할 수 있다. 상기 절연성 물질막(21)은 적어도 상기 반도체기둥들(12) 사이를 채울 수 있다. 상기 절연성 물질막(21)은 실리콘 산화막으로 형성할 수 있다.
도 1, 도 5 및 도 6d를 참조하면, 상기 절연성 물질막(21)을 패터닝하여 상기 반도체 기둥들(12) 사이의 상기 반도체기판(1)의 소정 영역을 노출시키는 개구부들(21a)을 형성할 수 있다.
상기 개구부들(21a)에 의해 노출된 상기 반도체기판(1)을 식각하여 트렌치 영역들(24)을 형성할 수 있다.(S110) 상기 트렌치 영역들(24)의 각각은, 평면도로 보았을 때, 행 방향 또는 열 방향과 평행한 라인 형상일 수 있다.
이어서, 도 6e에 도시된 바와 같이, 상기 절연성 물질막(도 6d의 21) 및 상기 측벽 스페이서들(도 6d의 18)을 제거할 수 있다. 한편, 상기 측벽 스페이서들(도 6d의 18)을 제거하는 것을 생략하여 상기 측벽 스페이서들(6d의 18)을 잔존시킬 수도 있다.
도 1, 도 5 및 도 6f를 참조하면, 상기 절연성 물질막(도 6d의 21)이 제거된 결과물 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 식각하여 상기 반도체 기둥들(12)의 측벽들 상에 절연성 스페이서들(27b)을 형성함과 아울러 상기 트렌치 영역(24)을 부분적으로 채우는 절연성의 분리 패턴들(27a)을 형성할 수 있다.(S120) 상기 절연성 스페이서들(27b) 및 상기 분리 패턴들(27a)은 실리콘 산화막으로 형성할 수 있다. 상기 스페이서 절연막은 상기 반도체 기둥들(12)의 측벽들을 덮으며 상기 반도체 기둥들(12) 사이에 빈 공간을 형성하고, 상기 트렌치 영역(24)을 채울 수 있는 두께로 형성할 수 있다. 예를 들어, 상기 스페이서 절연막은 상기 트렌치 영역(24)을 채우기 위하여 상기 트렌치 영역(24)의 폭의 절반 크기 이상 되는 두께로 하면서, 상기 반도체 기둥들(12) 사이에 개구부가 형성될 수 있 을 정도의 두께로 형성할 수 있다.
따라서, 상기 트렌치 영역들(24)은 상기 분리 패턴들(27a)에 의해 부분적으로 채워지고, 상기 반도체 기둥들(12)의 측벽들은 상기 측벽 스페이서들(도 6d의 18) 및/또는 상기 절연성 스페이서들(27b)에 의해 덮일 수 있다.
도 1, 도 5 및 도 6g를 참조하면, 실리사이드 공정을 이용하여, 상기 분리 절연 패턴들(27a)에 의해 채워지지 않은 상기 트렌치 영역들(24)의 측벽들 상에 금속-반도체 화합물 영역들(30)을 형성할 수 있다.(S130) 좀더 구체적으로, 상기 분리 패턴들(27a)을 갖는 반도체기판 상에 금속막 및 캐핑막을 차례로 형성하고, 실리사이드 열처리 공정을 이용하여 상기 금속막 및 상기 분리 절연 패턴들(27a)에 의해 채워지지 않은 상기 트렌치 영역들(24)의 측벽들의 반도체기판을 반응시키어 상기 금속-반도체 화합물 영역들(30)을 형성하고, 미반응된 상기 금속막 및/또는 상기 캐핑막을 제거할 수 있다. 상기 금속-반도체 화합물 영역들(30)은 코발트 실리사이드, 타아타늄 실리사이드 및 니켈 실리사이드 등과 같은 실리사이드 물질막일 수 있다. 상기 캐핑막은 타이타늄 질화막 등과 같은 금속 질화막으로 형성할 수 있다. 상기 금속-반도체 화합물 영역들(30)은 상기 제1 불순물 영역들(15)과 오믹 콘택(ohmic contact)을 형성할 수 있다.
도 1, 도 5 및 도 6h를 참조하면, 상기 금속-반도체 화합물 영역들(30)을 갖는 반도체 기판 상에 절연막을 형성하고, 상기 절연막을 식각하여 상기 트렌치 영역들(24)의 나머지 부분들을 채우며 상기 금속-반도체 화합물 영역들(30)을 덮는 절연 패턴(33)을 형성할 수 있다.(S140) 상기 절연 패턴(33)은 실리콘 산화막으로 형성할 수 있다.
상기 절연 패턴(33)을 형성하는 동안에, 상기 반도체 기둥들(12)의 측벽들을 덮는 상기 절연성 스페이서들(27b)을 식각하여 상기 반도체 기둥들(12)의 측벽들의 적어도 일부를 노출시킬 수 있다.(S150)
한편, 상기 측벽 스페이서들(도 6d의 18)이 잔존하는 경우에, 상기 반도체 기둥들(12)의 측벽들의 적어도 일부를 노출시키기 위하여, 상기 측벽 스페이서들(도 6d의 18)을 식각할 수 있다.
이어서, 상기 노출된 상기 반도체 기둥들(12)의 측벽들을 덮는 게이트 유전막들(36)을 형성할 수 있다. 상기 게이트 유전막들(36)은 실리콘 산화막 및/또는 고유전막(high-k dielectric layer)을 포함할 수 있다. 상기 고유전막은 상기 실리콘 산화막보다 유전상수가 큰 유전체일 수 있다.
상기 게이트 유전막들(36)을 갖는 반도체기판 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 반도체 기둥들(12)을 둘러싸며 상기 트렌치 영역들(24)과 교차하는 방향성을 갖는 라인 형상의 게이트 라인들(39)을 형성할 수 있다.(S160) 예를 들어, 상기 게이트 유전막들(36)을 갖는 반도체기판 상에 평탄화된 도전막을 형성하고, 사진 및 식각 공정을 진행하여 상기 평탄화된 도전막을 패터닝할 수 있다.
다른 실시예에서, 상기 마스크 패턴들(6)을 제거한 후에, 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 게이트 라인들(39)을 형성할 수 있다.
상기 게이트 라인들(39)은, 평면도로 보았을 때, 상기 트렌치 영역들(24)과 교차하는 방향성을 갖는 라인 형상으로 형성할 수 있다. 예를 들어, 상기 트렌치 영역들(24)을 행 방향과 평행한 라인 형상으로 형성한다면, 상기 게이트 라인들(39)은 열 방향과 평행한 라인 형상으로 형성할 수 있다.
한편, 상기 게이트 라인들(39)의 각각은 상기 반도체 기둥들(12)을 각각 둘러싸는 영역에서 게이트 전극으로 정의될 수 있다. 상기 게이트 유전막들(36) 및 상기 게이트 라인들(39)은 게이트 패턴들(42)로 정의할 수 있다.
도 1, 도 5 및 도 6i를 참조하면, 상기 게이트 라인들(39)을 갖는 반도체기판 상에 층간절연막(45)을 형성할 수 있다. 상기 층간절연막(45)은 상기 마스크 패턴들(도 6h의 6)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 마스크 패턴들(도 6h의 6)을 실리콘 질화막으로 형성하는 경우에, 상기 층간절연막(45)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(45)을 형성하는 것은 상기 게이트 라인들(39)을 갖는 반도체기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화시키는 것을 포함할 수 있다. 상기 평탄화는 상기 마스크 패턴들(도 6h의 6)의 상부면들이 노출될 때까지 진행할 수 있다.
이어서, 상기 마스크 패턴들(도 6h의 6) 및 상기 패드 산화막(도 6h의 3)을 제거하여 콘택 홀들(46)을 형성할 수 있다.
도 1, 도 5 및 도 6j를 참조하면, 상기 콘택 홀들(46)의 측벽들 상에 콘택 스페이서들(48)을 형성할 수 있다. 상기 콘택 스페이서들(48)은 절연성 물질로 형성할 수 있다. 예를 들어, 상기 콘택 스페이서들(48)은 실리콘 산화막 및/또는 실리콘 질화막으로 형성할 수 있다.
상기 콘택 홀들(46)에 의해 노출된 상기 반도체 기둥들(12) 내에 불순물들을 주입하여 제2 불순물 영역들(51)을 형성할 수 있다. 상기 제2 불순물 영역들(51)은 상기 제1 불순물 영역들(15)과 동일한 도전형일 수 있다. 즉, 상기 제1 및 제2 불순물 영역들(15, 51)은 트랜지스터의 소스/드레인 영역들로 정의할 수 있다.
한편, 상기 패드 산화막(도 6h의 3)은 상기 제2 불순물 영역들(51)을 형성하는 동안에 상기 반도체 기둥들(12)의 표면에 손상이 발생하는 것을 방지하기 위하여 상기 제2 불순물 영역들(51)을 형성한 후에 제거할 수도 있다.
상기 콘택 홀들(46)을 채우며 상기 제2 불순물 영역들(51)과 전기적으로 접속된 도전성의 콘택 구조체들(54)을 형성할 수 있다.
따라서, 상기 제1 및 제2 불순물 영역들(15, 51), 상기 제1 및 제2 불순물 영역들(15, 51) 사이에 정의된 상기 반도체 기둥들(12)의 채널 영역들(52), 상기 채널 영역들(52)을 둘러싸는 상기 게이트 구조체들(42)을 포함하는 수직형 모스 트랜지스터들을 형성할 수 있다.
다음으로, 도 2, 도 7 및 도 8a 내지 도 8i를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2, 도 7 및 도 8a를 참조하면, 도 6a에서와 마찬가지로, 반도체기판(100) 상에 차례로 적층된 패드 산화막들(103) 및 마스크 패턴들(106)을 형성할 수 있다. 상기 마스크 패턴들(106)을 식각 마스크로 이용하여 상기 반도체기판을 식각하여 반도체 기둥들(112)을 형성할 수 있다.(S200) 상기 각 반도체 기둥들(112)에서, 트 랜지스터의 채널 영역으로 정의될 부분은 상기 마스크 패턴들(106) 보다 작은 폭을 가질 수 있다. 예를 들어, 상기 반도체 기둥들(112)을 형성하는 것은 상기 마스크 패턴들(106)을 식각마스크로 이용하여 상기 반도체기판(1)을 식각하여 예비 반도체 기둥들(111)을 형성하고, 상기 예비 반도체 기둥들(111)을 등방성 식각하여 상기 예비 반도체 기둥들(111)의 폭을 감소시키는 것을 포함할 수 있다. 이와는 달리, 상기 반도체 기둥들(112)을 형성하는 것은 상기 마스크 패턴들(106)을 식각 마스크로 이용하여 상기 반도체기판을 부분식각한 후에, 부분식각된 영역의 측벽 상에 보호 스페이서(미도시)를 형성하고, 상기 반도체 기판(100)을 식각하여 상기 예비 반도체 기둥들(111)을 형성하고, 상기 마스크 패턴들(106) 및 상기 보호 스페이서(미도시)를 식각마스크로 이용하여 상기 예비 반도체 기둥들(111)의 폭을 감소시킬 수 있다. 따라서, 적어도 채널 영역에 해당하는 상기 반도체 기둥들(112)의 영역들은 상기 마스크 패턴들(106)보다 작은 폭을 가질 수 있다.
상기 반도체 기둥들(112)은, 평면도로 보았을 때, 행 방향 및 열 방향을 따라 배열될 수 있다. 여기서, "행" 또는 "열"은 기판 상의 서로 다른 두 방향을 가리키기 위해 사용된 것으로서, 절대적인 수직 방향 또는 수평 방향을 가리키는 것은 아니다. 예를 들어, "행"은 x 축과 평행하고, "열"은 y 축과 평행할 수 있다.
도 2, 도 7 및 도 8b를 참조하면, 상기 반도체 기둥들(112)을 갖는 반도체기판 상에 게이트 유전막들(115)을 형성할 수 있다. 상기 게이트 유전막들(115)은 상기 반도체 기둥들(112)을 둘러싸면서 상기 반도체 기둥들(112) 사이의 상기 반도체기판(100)을 덮을 수 있다. 상기 게이트 유전막들(115)은 실리콘 산화막 및/또는 고유전막으로 형성할 수 있다.
상기 게이트 유전막들(115)을 갖는 반도체기판 상에 게이트 도전막을 형성할 수 있다. 이어서, 상기 마스크 패턴들(106)을 식각 마스크로 이용하여 상기 게이트 도전막을 식각하여 상기 반도체 기둥들(112)을 둘러싸는 게이트 전극들(118)을 형성할 수 있다. 상기 게이트 유전막들(115) 및 상기 게이트 전극들(118)은 게이트 패턴들(121)로 정의할 수 있다.(S210)
상기 마스크 패턴들(106) 및 상기 게이트 패턴들(112)을 이온주입 마스크로 이용하여 상기 반도체기판(100) 내에 불순물들을 주입하고, 이들 불순물들을 활성화시킬 수 있다. 그 결과, 상기 반도체기판(100) 내에 제1 불순물 영역들(124)을 형성할 수 있다.
도 8b에서, 상기 제1 불순물 영역들(124)의 접합들(junctions)은 서로 중첩되지 않게 도시하고 있다. 그렇지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 본 실시예에 따라 형성된 수직형 트랜지스터를 이용하고자 하는 목적, 예를 들어 커패시터 없는 1-트랜지스터 메모리 셀(capacitor-less one transistor memory cell)에 이용할 경우에, 상기 제1 불순물 영역들(124)을, 도 6b에서와 같이, 서로 중첩하며 연결시킬 수 있다.
도 2, 도 7 및 도 8c를 참조하면, 상기 제1 불순물 영역들(124)을 갖는 반도체기판의 전면 상에 절연성 물질막(127)을 형성할 수 있다. 상기 절연성 물질막(127)은 적어도 상기 반도체기둥들(112) 사이를 채울 수 있다. 상기 절연성 물질막(127)은 실리콘 산화막으로 형성할 수 있다.
상기 절연성 물질막(127)을 패터닝하여 상기 반도체 기둥들(112) 사이의 상기 반도체기판(100)의 소정 영역을 노출시키는 개구부들(127a)을 형성할 수 있다. 상기 개구부들(127a)은, 평면도로 보았을 때, 서로 이격된 라인 형상들로 형성할 수 있다. 상기 개구부(127a)에 의해 노출된 상기 반도체기판(100)을 식각하여 트렌치 영역들(130)을 형성할 수 있다.(S220)
도 2, 도 7 및 도 8d를 참조하면, 상기 절연성 물질막(도 8c의 127)을 제거할 수 있다. 도 6f에서와 마찬가지로, 상기 절연성 물질막(도 8c의 127)이 제거된 결과물 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 식각하여 상기 반도체 기둥들(112)의 상기 게이트 패턴들(121)의 측벽들 상에 절연성 스페이서들(133b)을 형성함과 아울러 상기 트렌치 영역(130)을 부분적으로 채우는 분리 패턴들(133a)을 형성할 수 있다.(S230) 상기 절연성 스페이서들(133b) 및 상기 분리 패턴들(133a)은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다.
도 2, 도 7 및 도 8e를 참조하면, 도 6g에서와 마찬가지로, 실리사이드 공정을 이용하여, 상기 분리 패턴들(133a)에 의해 채워지지 않은 상기 트렌치 영역들(130)의 측벽들 상에 금속-반도체 화합물 영역들(136)을 형성할 수 있다.(S240) 상기 금속-반도체 화합물 영역들(136) 및 상기 제1 불순물 영역들(124)은 오믹 콘택을 형성할 수 있다. 상기 금속-반도체 화합물 영역들(136)은 코발트 실리사이드, 타아타늄 실리사이드 및 니켈 실리사이드 등과 같은 실리사이드 물질막일 수 있다. 상기 금속-반도체 화합물 영역들(136)과 상기 게이트 패턴들(121)은 상기 측벽 스페이서들(133b)에 의해 전기적으로 절연될 수 있다.
도 2, 도 7 및 도 8f를 참조하면, 상기 금속-반도체 화합물 영역들(136)을 갖는 반도체 기판 상에 제1 층간 절연막(139)을 형성할 수 있다. 상기 제1 층간 절연막(139)은 상기 마스크 패턴들(106)의 상부면들을 노출시키도록 평탄화된 층간절연막일 수 있다. 또한, 상기 제1 층간 절연막(139)은 상기 트렌치 영역(130)의 나머지 부분을 채우며 상기 금속-반도체 화합물 영역들(136)을 덮을 수 있다.(S250)
사진 및 식각 공정을 이용하여 상기 제1 층간 절연막(139)을 부분식각하여 개구부들(140)을 형성할 수 있다. 상기 개구부들(140)의 각각은 상기 트렌치 영역들(130)과 교차하는 방향성을 갖는 라인 형상일 수 있다. 그리고, 상기 개구부들(140)에 의해 상기 게이트 패턴들(121)의 적어도 일부들이 노출될 수 있다. 그리고, 상기 개구부들(140)의 바닥에 잔존하는 상기 제1 층간 절연막(139a)은 상기 금속-반도체 화합물 영역들(136)을 덮을 수 있다.
도 2, 도 7 및 도 8g를 참조하면, 상기 개구부들(140) 내에 형성되며 상기 게이트 패턴들(121)과 전기적으로 접속된 게이트 구조체들(142)을 형성할 수 있다.(S260) 이번 실시예에서, 상기 ms a게이트 구조체들(142)을 싱글 다마신 공정을 이용하여 형성하는 것을 설명하고 있다. 그렇지만, 이러한 상기 게이트 구조체들(142)은 도 6h에서 설명한 바와 같이 사진 및 식각 공정을 이용하여 형성할 수도 있다. 다시 말하면, 도 6h에서 설명한 상기 게이트 라인들(39) 역시 도 8f 및 도 8g에서 설명한 바와 같은 싱글 다마신 공정을 이용하여 형성할 수도 있다.
도 2, 도 7 및 도 8h를 참조하면, 상기 게이트 구조체들(142) 상에 그리고 상기 개구부들(140)의 나머지 부분을 채우는 제2 층간 절연막(145)을 형성할 수 있 다. 이어서, 상기 마스크 패턴들(1060 및 상기 패드 산화막들(103)을 제거하여 콘택 홀들(145a)을 형성할 수 있다.
도 2, 도 7 및 도 8i를 참조하면, 상기 콘택 홀들(145a)의 측벽들 상에 절연성의 콘택 스페이서들(148)을 형성할 수 있다. 상기 콘택 스페이서들(148)은 실리콘 산화막 및/또는 실리콘 질화막으로 형성할 수 있다.
상기 반도체 기둥들(112) 내에 불순물들을 주입하여 제2 불순물 영역들(151)을 형성할 수 있다. 상기 제2 불순물 영역들(151)은 상기 제1 불순물 영역들(124)과 동일한 도전형을 가질 수 있다. 상기 제2 불순물 영역들(151)은 트랜지스터의 소스/드레인 영역들 중 하나로 정의할 수 있다. 이어서, 상기 개구부들(140)을 채우며 상기 제2 불순물 영역들(151)과 전기적으로 접속된 도전성의 콘택 구조체들(154)을 형성할 수 있다.
따라서, 소스/드레인 영역들로 정의되는 상기 제1 및 제2 불순물 영역들(124, 151), 상기 제1 및 제2 불순물 영역들(124, 151) 사이에 정의된 상기 반도체 기둥들(112)의 채널 영역들(152), 상기 채널 영역들(152)을 둘러싸는 상기 게이트 패턴들(121)을 포함하는 수직형 모스 트랜지스터들을 형성할 수 있다.
다음으로, 도 9, 도 10a 내지 도 10f를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3, 도 9 및 도 10a를 참조하면, 반도체기판(200) 상에 차례로 적층된 패드 산화막들(203) 및 마스크 패턴들(206)을 형성할 수 있다. 상기 마스크 패턴 들(206)을 식각마스크로 이용하여 상기 반도체기판(206)을 식각하여 반도체 기둥들(212)을 형성할 수 있다.(S300) 도 6b에서와 마찬가지로, 상기 반도체 기둥들(212)의 측벽들 상에 측벽 스페이서들(218)를 형성할 수 있다. 또한, 상기 반도체 기둥들(212) 사이의 반도체 기판 내에 불순물들을 주입 및 활성화시켜 제1 불순물 영역들(215)을 형성할 수 있다.
상기 제1 불순물 영역들(215)을 갖는 반도체기판의 전면 상에 절연성 물질막(221)을 형성할 수 있다. 상기 절연성 물질막(221)은 적어도 상기 반도체기둥들(212) 사이를 채울 수 있다. 상기 절연성 물질막(221)은 실리콘 산화막으로 형성할 수 있다.
상기 절연성 물질막(221)을 패터닝하여 상기 반도체 기둥들(212) 사이의 상기 반도체기판(200)의 소정 영역을 노출시키는 개구부들(221a)을 형성할 수 있다. 상기 개구부들(221a)은 서로 이격된 라인 형상들일 수 있다.
상기 개구부들(221a)에 의해 노출된 상기 반도체기판(200)을 식각하여 제1 트렌치 영역들(224)을 형성할 수 있다.(S310)
도 3, 도 9 및 도 10b를 참조하면, 상기 제1 개구부들(221a) 및 상기 제1 트렌치 영역들(224)의 측벽들 상에 희생 스페이서들(227)을 형성할 수 있다. 상기 희생 스페이서들(227)은 상기 절연성 물질막(221)에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 상기 절연성 물질막(221)을 실리콘 산화막으로 형성하는 경우에, 상기 희생 스페이서들(227)은 실리콘 질화막으로 형성할 수 있다. 상기 제1 트렌치 영역들(224)의 바닥 영역에 희생 산화막(230)을 형성할 수 있 다. 상기 희생 산화막(230)은 열 산화막으로 형성할 수 있다.
도 3, 도 9 및 도 10c를 참조하면, 상기 희생 스페이서들(227)을 제거하여 상기 제1 트렌치 영역들(224)의 측벽들을 노출시킬 수 있다. 이어서, 실리사이드 공정을 이용하여, 상기 노출된 상기 제1 트렌치 영역들(224)의 측벽들 상에 금속-반도체 화합물 영역들(233)을 형성할 수 있다.(S320) 상기 금속-반도체 화합물 영역들(233)은 상기 제1 불순물 영역들(215)과 오믹 콘택을 형성할 수 있다. 상기 금속-반도체 화합물 영역들(233)은 금속 실리사이드막들일 수 있다.
도 3, 도 9 및 도 10d를 참조하면, 상기 희생 산화막(도 10c의 230)을 선택적으로 제거할 수 있다. 이어서, 상기 제1 트렌치 영역들(224)의 바닥 영역의 반도체기판을 식각하여 제2 트렌치 영역들(236)을 형성할 수 있다.(S330) 상기 제2 트렌치 영역들(236)의 바닥 영역들은 상기 제1 불순물 영역들(215) 보다 낮은 레벨에 위치할 수 있다.
도 3, 도 9 및 도 10e를 참조하면, 상기 제1 및 제2 트렌치 영역들(224, 236)을 채우며 상기 금속-반도체 화합물 영역들(233)을 덮는 분리 패턴들(242)을 형성할 수 있다. 상기 분리 패턴들(242)을 형성하는 것은 상기 제1 및 제2 트렌치 영역들(236)을 갖는 반도체기판의 전면 상에 절연성 물질막을 형성하고, 채널 영역으로 정의되는 상기 반도체기둥들(212)의 부분들을 노출시키도록 상기 절연성 물질막을 식각하는 것을 포함할 수 있다.
상기 노출된 상기 반도체 기둥들(212)의 측벽들 상에 게이트 유전막들(245) 및 게이트 라인들(248)을 차례로 형성할 수 있다. 상기 게이트 유전막들(245) 및 상기 게이트 라인들(248)은 상기 반도체 기둥들(212)의 측벽들을 둘러싸도록 형성될 수 있다. 상기 게이트 라인들(248)의 각각은 상기 반도체 기둥들(212)을 각각 둘러싸는 영역에서 게이트 전극으로 정의될 수 있다. 상기 게이트 유전막들(245) 및 상기 게이트 라인들(248)은 게이트 패턴들(251)로 정의할 수 있다.
도 3, 도 9 및 도 10f를 참조하면, 상기 게이트 패턴들(251)을 갖는 반도체기판 상에 층간절연막(254)을 형성할 수 있다. 상기 층간절연막(254)을 형성하는 것은 상기 게이트 구조체들(251)을 갖는 반도체기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화시키는 것을 포함할 수 있다. 상기 평탄화는 상기 마스크 패턴들(도 10e의 206)의 상부면들이 노출될 때까지 진행할 수 있다.
이어서, 상기 마스크 패턴들(도 10e의 206) 및 상기 패드 산화막(도 10e의 203)을 제거하여 콘택 홀들(254a)을 형성할 수 있다. 상기 콘택 홀들(254a)의 측벽들 상에 절연성의 콘택 스페이서들(257)을 형성할 수 있다.
상기 콘택 홀들(254a)에 의해 노출된 상기 반도체 기둥들(212) 내에 불순물들을 주입하여 제2 불순물 영역들(260)을 형성할 수 있다. 상기 제2 불순물 영역들(260)은 상기 제1 불순물 영역들(215)과 동일한 도전형일 수 있다. 상기 제1 및 제2 불순물 영역들(215, 260)은 수직형 트랜지스터들의 소스/드레인 영역들로 정의될 수 있다. 그리고, 상기 제1 및 제2 불순물 영역들(215, 260) 사이에 위치하는 반도체 기둥들의 영역들은 채널 영역들(261)로 정의할 수 있다. 상기 콘택 홀들(254a)을 채우며 상기 제2 불순물 영역들(260)과 전기적으로 접속된 도전성의 콘택 구조체들(263)을 형성할 수 있다.
따라서, 상기 제1 및 제2 불순물 영역들(215, 260), 상기 제1 및 제2 불순물 영역들(215, 260) 사이에 정의된 상기 반도체 기둥들(212)의 채널 영역들(261), 상기 채널 영역들(261)을 둘러싸는 상기 게이트 패턴들(251)을 포함하는 수직형 모스 트랜지스터들을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 6a 내지 도 6j는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 8a 내지 도 8i는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 10a 내지 도 10f는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
Claims (16)
- 반도체기판 상에 반도체 기둥들(pillars)을 형성하고,상기 반도체 기둥들 사이의 반도체 기판을 식각하여 트렌치 영역을 형성하고,상기 트렌치 영역을 부분적으로 채우는 절연성의 분리 패턴을 형성함과 아울러, 상기 반도체 기둥들의 측벽들 상에 절연성의 측벽 스페이서들을 형성하되, 상기 절연성의 분리 패턴과 상기 절연성의 측벽 스페이서들은 동시에 형성되고,상기 분리 패턴에 의해 채워지지 않은 상기 트렌치 영역의 측벽들에 금속-반도체 화합물 영역들을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,평면도로 보았을 때, 상기 반도체 기둥들은 행 및 열 방향을 따라 2차원적으로 배열되고, 상기 트렌치 영역은 상기 행 방향 또는 상기 열 방향과 평행한 라인 형상인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 분리 패턴 상에 상기 트렌치 영역의 나머지 부분을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연 패턴을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 3 항에 있어서,상기 절연 패턴을 형성한 후에,상기 반도체 기둥들의 측벽들을 노출시키도록 상기 측벽 스페이서들을 식각하고,상기 노출된 상기 반도체 기둥들의 측벽들을 둘러싸는 게이트 패턴들을 형성하는 것을 더 포함하되,상기 게이트 패턴들은 상기 트렌치 영역과 교차하는 방향성을 갖는 라인 형상의 게이트 라인을 포함하는 반도체소자의 제조방법.
- 제 3 항에 있어서,상기 트렌치 영역을 형성하기 전에, 상기 반도체 기둥의 측벽들을 둘러싸는 게이트 패턴들을 형성하고,상기 절연 패턴을 형성한 후에, 상기 게이트 패턴들을 전기적으로 접속시키는 게이트 구조체들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치 영역을 형성하기 전에,상기 반도체 기둥들 사이의 반도체 기판 내에 불순물들을 주입 및 활성화시키어 상기 반도체 기둥들과 다른 도전형의 불순물 영역들을 형성하는 것을 더 포함하되,상기 트렌치 영역은 상기 불순물 영역들 보다 낮은 레벨의 바닥영역을 갖고,상기 트렌치 영역을 형성한 후의 상기 불순물 영역들은 상기 트렌치 영역의 측벽들에 인접하는 반도체기판 내에 잔존하며 상기 금속-반도체 화합물 영역들과 오믹 콘택(ohmic contact)을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 반도체기판 상에 반도체 기둥들을 형성하고,상기 반도체 기둥들 사이의 반도체 기판을 식각하여 제1 트렌치 영역을 형성하고,상기 제1 트렌치 영역의 측벽들에 금속-반도체 화합물 영역들을 형성하고,상기 금속-반도체 화합물 영역들을 형성한 후에, 상기 제1 트렌치 영역의 바닥 영역의 반도체기판을 식각하여 제2 트렌치 영역을 형성하고,상기 제1 및 제2 트렌치 영역들을 채우며 상기 금속-반도체 화합물 영역들을 덮는 절연성의 분리 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
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- 제 8 항에 있어서,상기 제1 트렌치 영역을 형성하는 것은상기 반도체 기둥들을 갖는 반도체기판 상에 절연성 물질막을 형성하고,상기 절연성 물질막을 패터닝하여 상기 반도체 기둥들 사이에 개구부를 형성하되, 상기 개구부는 상기 반도체 기둥들과 이격됨과 아울러 상기 반도체 기둥들 사이의 상기 반도체 기판의 소정영역을 노출시키고,상기 개구부에 의해 노출된 상기 반도체 기판을 식각하는 것을 포함하는 반도체소자의 제조방법.
- 제 14 항에 있어서,상기 금속-반도체 화합물 영역을 형성하는 것은상기 제1 트렌치 영역 및 상기 개구부의 측벽들 상에 희생 스페이서를 형성하고,상기 희생 스페이서를 갖는 반도체기판에 대하여 열 산화공정(thermal oxidation)을 진행하여, 상기 제1 트렌치 영역의 바닥 영역에 열 산화막을 형성하고,상기 희생 스페이서를 제거하여 상기 제1 트렌치 영역의 측벽들을 노출시키고,상기 제1 트렌치 영역의 노출된 측벽들에 상기 금속-반도체 화합물 영역들을 형성하기 위하여 실리사이드 공정을 진행하는 것을 포함하는 반도체소자의 제조방법.
- 삭제
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