DE102016113851A1 - Vertikale Speichervorrichtungen - Google Patents

Vertikale Speichervorrichtungen Download PDF

Info

Publication number
DE102016113851A1
DE102016113851A1 DE102016113851.7A DE102016113851A DE102016113851A1 DE 102016113851 A1 DE102016113851 A1 DE 102016113851A1 DE 102016113851 A DE102016113851 A DE 102016113851A DE 102016113851 A1 DE102016113851 A1 DE 102016113851A1
Authority
DE
Germany
Prior art keywords
wirings
gate lines
common
exemplary embodiments
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102016113851.7A
Other languages
English (en)
Other versions
DE102016113851B4 (de
Inventor
Chang-Min Choi
Ju-Young Lim
Su-Jin Ahn
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102016113851A1 publication Critical patent/DE102016113851A1/de
Application granted granted Critical
Publication of DE102016113851B4 publication Critical patent/DE102016113851B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Eine vertikale Speichervorrichtung weist ein Substrat (100), eine Mehrzahl von Kanälen (122), welche sich in einer ersten Richtung im Wesentlichen vertikal zu einer oberen Oberfläche des Substrats erstrecken, eine Mehrzahl von Gateleitungen (145), welche eine vorbestimmte Anzahl von Kanälen (122) unter den Kanälen (122) umgeben, eine Mehrzahl von gemeinsamen Verdrahtungen (175), welche elektrisch mit den Gateleitungen (145) verbunden sind, und eine Mehrzahl von Signalverdrahtungen (185, 195) auf, welche elektrisch mit den Gateleitungen (145) über die gemeinsamen Verdrahtungen (175) verbunden sind. Die Gateleitungen (145) sind angeordnet und voneinander beabstandet entlang der ersten Richtung. Jede gemeinsame Verdrahtung (175) ist elektrisch mit einer entsprechenden Gateleitung (145) auf demselben Niveau der entsprechenden Gateleitung (145) über einen entsprechenden Kontakt verbunden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentamneldung Nr. 10-2015-0150764 , welche am 29. Oktober 2015 eingereicht wurde, deren Offenbarung hierin durch Bezugnahme in ihrer Gesamtheit mit einbezogen ist.
  • TECHNISCHES GEBIET
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts beziehen sich auf vertikale Speichervorrichtungen. Genauer beziehen sich beispielhafte Ausführungsformen des erfinderischen Konzepts auf vertikale Speichervorrichtungen, welche vertikal gestapelte Gateleitungen aufweisen.
  • DISKUSSION DES STANDES DER TECHNIK
  • Eine vertikale Speichervorrichtung, welche eine Mehrzahl von Speicherzellen aufweist, welche vertikal hinsichtlich einer Oberfläche des Substrats gestapelt sind, wurde zum Erreichen eines hohen Integrationsgrades entwickelt. In der vertikalen Speichervorrichtung kann ein Kanal, welcher eine Säulenform oder eine zylindrische Form hat, vertikal von der Oberfläche des Substrats hervorstehen, und Gateleitungen und Isolierschichten, welche den Kanal umgeben, können wiederholt gestapelt sein.
  • Wenn der Integrationsgrad der vertikalen Speichervorrichtung größer wird, kann die Anzahl der Gateleitungen und der Isolierschichten, welche in einer vertikalen Richtung gestapelt sind, zunehmen. Demnach kann die strukturelle und die betriebliche Zuverlässigkeit der vertikalen Speichervorrichtung beeinflusst werden.
  • KURZFASSUNG
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts sehen eine vertikale Speichervorrichtung vor, welche eine verbesserte elektrische Zuverlässigkeit hat.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat, eine Mehrzahl von Kanälen, welche sich in einer vertikalen Richtung hinsichtlich einer oberen Oberfläche des Substrats erstrecken, und eine Mehrzahl von Gateleitungen, welche eine vorbestimmte Anzahl von Kanälen der Kanäle umgeben, auf. Die Gateleitungen sind angeordnet und voneinander beabstandet entlang der vertikalen Richtung und einer lateralen Richtung, gemeinsame Verdrahtungen sind elektrisch mit Gateleitungen auf demselben Niveau bzw. derselben Ebene der Gateleitungen verbunden und Signalverdrahtungen sind elektrisch mit den Gateleitungen über die gemeinsamen Verdrahtungen verbunden.
  • In beispielhaften Ausführungsformen sind die Gateleitungen entlang einer ersten Richtung im Wesentlichen vertikal zu der oberen Oberfläche des Substrats gestapelt und die Gateleitungen erstrecken sich in einer zweiten Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats.
  • In beispielhaften Ausführungsformen erstrecken sich die gemeinsamen Verdrahtungen in einer dritten Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats und die zweite Richtung kreuzend.
  • In beispielhaften Ausführungsformen erstrecken sich die Signalverdrahtungen in einer unterschiedlichen Richtung von derjenigen der gemeinsamen Verdrahtungen.
  • In beispielhaften Ausführungsformen erstrecken sich die Signalverdrahtungen in der zweiten Richtung.
  • In beispielhaften Ausführungsformen sind die Signalverdrahtungen über gemeinsamen Verdrahtungen angeordnet.
  • In beispielhaften Ausführungsformen weisen die Signalverdrahtungen erste Verdrahtungen und zweite Verdrahtungen auf, welche auf unterschiedlichen Niveaus platziert sind.
  • In beispielhaften Ausführungsformen sind die ersten Signalverdrahtungen elektrisch mit einigen gemeinsamen Verdrahtungen der gemeinsamen Verdrahtungen verbunden. Die einigen gemeinsamen Verdrahtungen sind mit Gateleitungen auf einer vorbestimmten Anzahl von niedrigeren Niveaus der Gateleitungen verbunden.
  • In beispielhaften Ausführungsformen sind die zweiten Signalverdrahtungen elektrisch mit gemeinsamen Verdrahtungen verbunden mit Ausnahme der einigen gemeinsamen Verdrahtungen, welche mit den ersten Signalverdrahtungen verbunden sind.
  • In beispielhaften Ausführungsformen weist die vertikale Speichervorrichtung ferner eine Mehrzahl von Bitleitungen, welche elektrisch mit den Kanälen verbunden sind, auf.
  • In beispielhaften Ausführungsformen erstrecken sich die gemeinsamen Verdrahtungen in derselben Richtung wie diejenigen der Bitleitungen, und die Signalverdrahtungen erstrecken sich in einer unterschiedlichen Richtung von derjenigen der Bitleitungen.
  • In beispielhaften Ausführungsformen sind die Bitleitungen auf demselben Niveau platziert wie demjenigen der gemeinsamen Verdrahtungen oder auf einem niedrigeren Niveau als demjenigen der gemeinsamen Verdrahtungen.
  • In beispielhaften Ausführungsformen sind die Bitleitungen auf demselben Niveau platziert wie demjenigen von einigen Signalverdrahtungen der Signalverdrahtungen.
  • In beispielhaften Ausführungsformen weisen die Bitleitungen erste Bitleitungen und zweite Bitleitungen auf, welche auf unterschiedlichen Niveaus platziert sind.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat und eine Mehrzahl von Gateleitungsstapelstrukturen auf dem Substrat auf. Jede Gateleitungsstapelstruktur weist Kanäle auf, welche sich in einer vertikalen Richtung hinsichtlich einer oberen Oberfläche des Substrats erstrecken, und Gateleitungen, welche äußere Seitenwände der Kanäle umgeben. Die Gateleitungen sind entlang der vertikalen Richtung gestapelt und voneinander beabstandet. Die vertikale Speichervorrichtung weist ferner gemeinsame Verdrahtungen auf, welche elektrisch mit Gateleitungen verbunden sind, welche auf demselben Niveau platziert sind und in unterschiedlichen Gateleitungsstapelstrukturen der Mehrzahl der Gateleitungsstapelstrukturen enthalten sind, und Signalverdrahtungen, welche elektrisch mit den Gateleitungen über die gemeinsamen Verdrahtungen verbunden sind. Die Signalverdrahtungen sind auf unterschiedlichen Niveaus verteilt.
  • In beispielhaften Ausführungsformen hat jede Gateleitungsstapelstruktur eine abgestufte Form und weist Stufenabschnitte auf, welche von den Gateleitungen auf den jeweiligen Niveaus definiert werden.
  • In beispielhaften Ausführungsformen weist das Substrat einen Zellbereich, einen Erstreckungsbereich und einen Peripherieschaltungsbereich auf. Die Kanäle sind auf dem Zellbereich angeordnet und die Stufenabschnitte sind auf dem Erstreckungsbereich angeordnet.
  • In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen selektiv auf dem Erstreckungsbereich angeordnet.
  • In beispielhaften Ausführungsformen erstrecken sich die Signalverdrahtungen von dem Erstreckungsbereich zu dem Peripherieschaltungsbereich.
  • In beispielhaften Ausführungsformen sind die Signalverdrahtungen über den gemeinsamen Verdrahtungen angeordnet und die Signalverdrahtungen erstrecken sich in einer unterschiedlichen Richtung von derjenigen der gemeinsamen Verdrahtungen.
  • In beispielhaften Ausführungsformen weist die vertikale Speichervorrichtung ferner erste Kontakte auf, welche auf den Stufenabschnitten angeordnet sind. Erste Kontakte, welche elektrisch mit Stufenabschnitten auf demselben Niveau der Stufenabschnitte verbunden sind, sind miteinander durch eine gleiche eine der gemeinsamen Verdrahtungen verbunden.
  • In beispielhaften Ausführungsformen sind die ersten Kontakte in einer Zickzack-Konfiguration entlang einer Richtung der Signalverdrahtungen angeordnet.
  • In beispielhaften Ausführungsformen weist die vertikale Speichervorrichtung ferner zweite Kontakte auf, welche die Signalverdrahtungen und die gemeinsamen Verdrahtungen verbinden. Einer der zweiten Kontakte ist pro jeder der gemeinsamen Verdrahtungen vorgesehen.
  • In beispielhaften Ausführungsformen weist die vertikale Speichervorrichtung ferner eine Mehrzahl von Bitleitungen auf, welche elektrisch mit den Kanälen verbunden sind, und eine leitfähige Leitung, welche zwischen den Gateleitungsstapelstrukturen zwischenliegend angeordnet ist.
  • In beispielhaften Ausführungsformen sind die Bitleitungen und die gemeinsamen Verdrahtungen über der leitfähigen Leitung angeordnet.
  • Gemäß beispielhaften Ausführungsformen weist eine vertikale Speichervorrichtung ein Substrat, eine Mehrzahl von Kanälen, welche sich in einer vertikalen Richtung hinsichtlich einer oberen Oberfläche des Substrats erstrecken, und eine Mehrzahl von Gateleitungen, welche eine vorbestimmte Anzahl von Kanälen der Kanäle umgibt, auf. Die Gateleitungen sind angeordnet und voneinander beabstandet entlang der vertikalen Richtung und einer lateralen Richtung. Die Gateleitungen weisen eine Masseauswahlleitung (GSL = Ground Selection Line = Masseauswahlleitung), Wortleitungen und eine Strangauswahlleitung (SSL = String Selection Line = Strangauswahlleitung) auf, welche von der oberen Oberfläche des Substrats nacheinanderfolgend gestapelt sind. Die vertikale Speichervorrichtung weist ferner gemeinsame Verdrahtungen auf, welche elektrisch mit Gateleitungen auf demselben Niveau der Gateleitungen verbunden sind, und Signalverdrahtungen, welche elektrisch mit den Gateleitungen über die gemeinsamen Verdrahtungen verbunden sind. Die Signalverdrahtungen sind auf einer Mehrzahl von Niveaus angeordnet.
  • In beispielhaften Ausführungsformen sind die Signalverdrahtungen über den gemeinsamen Verdrahtungen angeordnet, und die Signalverdrahtungen weisen erste Signalverdrahtungen und zweite Signalverdrahtungen auf, welche auf unterschiedlichen Niveaus platziert sind.
  • In beispielhaften Ausführungsformen sind die ersten Signalverdrahtungen elektrisch mit der GSL und unteren Wortleitungen der Wortleitungen auf einer vorbestimmten Anzahl von unteren Niveaus verbunden.
  • In beispielhaften Ausführungsformen sind die zweiten Signalverdrahtungen elektrisch mit oberen Wortleitungen der Wortleitungen mit Ausnahme der unteren Wortleitungen verbunden.
  • In beispielhaften Ausführungsformen weisen die zweiten Signalverdrahtungen eine Signalverdrahtung, welche elektrisch mit der SSL verbunden ist, auf.
  • In beispielhaften Ausführungsformen sind die zweiten Signalverdrahtungen über den ersten Signalverdrahtungen angeordnet.
  • In beispielhaften Ausführungen weist die vertikale Speichervorrichtung ferner erste Kontakte auf, welche die Gateleitungen und die gemeinsamen Verdrahtungen verbinden, zweite Kontakte, welche die gemeinsamen Verdrahtungen und die ersten Signalverdrahtungen verbinden, und dritte Kontakte, welche die gemeinsamen Verdrahtungen und die zweiten Signalverdrahtungen verbinden, auf. Einer der zweiten Kontakte oder einer der dritten Kontakte ist auf jeder der gemeinsamen Verdrahtungen angeordnet.
  • In beispielhaften Ausführungsformen erstrecken sich die Gateleitungen und die Signalverdrahtungen in derselben Richtung und die gemeinsamen Verdrahtungen erstrecken sich in einer Richtung, welche diejenige der Signalverdrahtungen kreuzt.
  • In beispielhaften Ausführungsformen überlappen die gemeinsamen Verdrahtungen die Endabschnitte der Gateleitungen und überlappen die Kanäle nicht.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat auf, welches einen Zellbereich, einen Erstreckungsbereich und einen Peripherieschaltungsbereich aufweist. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von vertikalen Kanälen auf dem Zellbereich des Substrats auf und Gateleitungen, welche die Kanäle umgeben. Die Gateleitungen sind von einer oberen Oberfläche des Substrats auf dem Zellbereich und dem Erstreckungsbereich gestapelt. Die vertikale Speichervorrichtung weist ferner eine leitfähige Leitung auf, welche die Gateleitungen schneidet/durchschneidet, und gemeinsame Verdrahtungen, welche die Gateleitungen und die leitfähige Leitung kreuzen. Die gemeinsamen Verdrahtungen verbinden Gateleitungen auf derselben Höhe der Gateleitungen. Die vertikale Speichervorrichtung weist ferner Signalverdrahtungen auf, welche mit jeweiligen gemeinsamen Verdrahtungen auf dem Erstreckungsbereich verbunden sind. Die Signalverdrahtungen erstrecken sich von dem Erstreckungsbereich zu dem Peripherieschaltungsbereich.
  • In beispielhaften Ausführungsformen weist die vertikale Speichervorrichtung ferner einen Störstellenbereich auf, welcher an einem oberen Abschnitt des Substrats in dem Peripherieschaltungsbereich gebildet ist, und einen Peripherieschaltungskontakt, welcher elektrisch mit dem Störstellenbereich verbunden ist. Wenigstens eine der Signalverdrahtungen ist elektrisch mit dem Störstellenbereich über den Peripherieschaltungskontakt verbunden.
  • In beispielhaften Ausführungsformen sind die Signalverdrahtungen dreidimensional angeordnet.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat, eine Mehrzahl von Kanälen, welche sich in einer ersten Richtung im Wesentlichen vertikal zu einer oberen Oberfläche des Substrats erstrecken, und eine Mehrzahl von Gateleitungen, welche eine vorbestimmte Anzahl von Kanälen unter den Kanälen umgeben, auf. Die Gateleitungen sind angeordnet und voneinander beabstandet entlang der ersten Richtung. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von gemeinsamen Verdrahtungen auf, welche elektrisch mit den Gateleitungen verbunden sind. Jede gemeinsame Verdrahtung ist elektrisch mit einer entsprechenden Gateleitung auf einem selben Niveau der entsprechenden Gateleitung über einen entsprechenden Kontakt verbunden. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von Signalverdrahtungen auf, welche elektrisch mit den Gateleitungen über die gemeinsamen Verdrahtungen verbunden sind.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat und eine Mehrzahl von Gateleitungsstapelstrukturen auf, welche auf dem Substrat angeordnet sind. Jede Gateleitungsstapelstruktur weist eine Mehrzahl von Kanälen auf, welche sich in einer ersten Richtung im Wesentlichen vertikal zu einer oberen Oberfläche des Substrats erstrecken, und eine Mehrzahl von Gateleitungen, welche äußere Seitenwände der Kanäle umgeben. Die Gateleitungen sind gestapelt und voneinander beabstandet entlang der ersten Richtung. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von gemeinsamen Verdrahtungen auf, welche in unterschiedlichen Gateleitungsstapelstrukturen unter den Gateleitungsstapelstrukturen enthalten sind. Jede gemeinsame Verdrahtung ist elektrisch mit einer entsprechenden Gateleitung auf einem selben Niveau der entsprechenden Gateleitung verbunden. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von Signalverdrahtungen auf, welche elektrisch mit den Gateleitungen über die gemeinsamen Verdrahtungen verbunden sind. Die Signalverdrahtungen sind auf unterschiedlichen Niveaus voneinander angeordnet.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat, eine Mehrzahl von Kanälen, welche sich in einer vertikalen Richtung hinsichtlich einer oberen Oberfläche des Substrats erstrecken, und eine Mehrzahl von Gateleitungen auf, welche eine vorbestimmte Anzahl von Kanälen unter den Kanälen umgeben. Die Gateleitungen sind angeordnet und voneinander beabstandet entlang der vertikalen Richtung. Die Gateleitungen weisen eine Masseauswahlleitung (GSL = Ground Selection Line = Masseauswahlleitung), eine Mehrzahl von Wortleitungen und eine Strangauswahlleitung (SSL = String Selection Line = Strangauswahlleitung) auf, welche nacheinanderfolgend auf der oberen Oberfläche des Substrats gestapelt sind. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von gemeinsamen Verdrahtungen auf, welche elektrisch mit den Gateleitungen verbunden sind. Jede gemeinsame Verdrahtung ist elektrisch mit einer entsprechenden Gateleitung auf einem selben Niveau der entsprechenden Gateleitung verbunden. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von Signalverdrahtungen auf, welche elektrisch mit den Gateleitungen über die gemeinsamen Verdrahtungen verbunden. Die Signalverdrahtungen sind auf einer Mehrzahl von Niveaus verteilt.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat auf, welches einen Zellbereich, einen Erstreckungsbereich und einen Peripherieschaltungsbereich aufweist, eine Mehrzahl von vertikalen Kanälen, welche in dem Zellbereich angeordnet sind, und eine Mehrzahl von Gateleitungen, welche die Kanäle umgeben, auf. Die Gateleitungen sind auf einer oberen Oberfläche des Substrats in dem Zellbereich und dem Erstreckungsbereich geschichtet. Die vertikale Speichervorrichtung weist ferner eine leitfähige Leitung auf, welche die Gateleitungen schneidet und eine Mehrzahl von gemeinsamen Verdrahtungen, welche die Gateleitungen und die leitfähige Leitung kreuzen. Die gemeinsamen Verdrahtungen bilden eine Verbindung mit den Gateleitungen auf derselben Höhe der Gateleitungen aus. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von Signalverdrahtungen auf, welche mit den gemeinsamen Verdrahtungen in dem Erstreckungsbereich verbunden sind. Die Signalverdrahtungen erstrecken sich von dem Erstreckungsbereich zu dem Peripherieschaltungsbereich.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts weist eine vertikale Speichervorrichtung ein Substrat, einen Kanal, welcher sich in einer ersten Richtung im Wesentlichen vertikal zu einer oberen Oberfläche des Substrats erstreckt und eine Mehrzahl von Gateleitungen auf, welche angeordnet und voneinander beabstandet sind entlang der ersten Richtung. Der Kanal erstreckt sich durch die Gateleitungen in der ersten Richtung. Die vertikale Speichervorrichtung weist ferner eine Mehrzahl von gemeinsamen Verdrahtungen auf, welche elektrisch mit den Gateleitungen verbunden sind, und eine Mehrzahl von ersten Kontakten, welche sich in der ersten Richtung erstrecken. Ein erstes Ende jedes ersten Kontakts ist mit einer gemeinsamen Verdrahtung unter den gemeinsamen Verdrahtungen verbunden, und ein zweites Ende jedes ersten Kontakts ist mit einer Gateleitung und den Gateleitungen verbunden. Die zweiten Enden der ersten Kontakte sind auf unterschiedlichen Niveaus voneinander angeordnet. Die vertikale Speichervorrichtung weist ferner eine erste Signalverdrahtung auf, welche elektrisch mit unteren Gateleitungen unter den Gateleitungen über die gemeinsamen Verdrahtungen verbunden ist, und eine zweite Signalverdrahtung, welche elektrisch mit oberen Gateleitungen unter den Gateleitungen über die gemeinsamen Verdrahtungen verbunden ist.
  • In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen auf einem selben Niveau miteinander angeordnet, die erste Signalverdrahtung ist über den gemeinsamen Verdrahtungen angeordnet, und die zweite Signalverdrahtung ist über der ersten Signalverdrahtung angeordnet.
  • In beispielhaften Ausführungsformen sind die Gateleitungen entlang der ersten Richtung gestapelt und die Gateleitungen erstrecken sich in einer zweiten Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats. Zusätzlich erstrecken sich die gemeinsamen Verdrahtungen in einer dritten Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats und die zweite Richtung kreuzend, und die Signalverdrahtungen erstrecken sich in der zweiten Richtung.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen und andere Merkmale des vorliegenden erfinderischen Konzepts werden deutlicher werden durch ein Beschreiben im Detail von beispielhaften Ausführungsformen davon unter Bezugnahme auf die beigefügten Zeichnungen, in welchen:
  • 1A, 1B, 2 und 3 Draufsichten und Querschnittsansichten sind, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen.
  • 4 bis 34 Querschnittsansichten und Draufsichten sind, welche ein Verfahren zum Herstellen einer vertikalen Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen.
  • 35 eine Querschnittsansicht ist, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht.
  • 36 eine Querschnittsansicht ist, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht.
  • 37 eine Querschnittsansicht ist, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht.
  • 38 bis 40 Draufsichten und Querschnittsansichten sind, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen.
  • 41 eine Querschnittsansicht ist, welche einen Peripherieschaltungsbereich einer vertikalen Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN
  • AUSFÜHRUNGSFORMEN
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts werden vollständiger hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. In den Zeichnungen können die Größen und relativen Größen von Schichten und Bereichen zur Klarheit überhöht sein. Gleiche Bezugszeichen können sich auf gleiche Elemente über die beigefügten Zeichnungen hinweg erstrecken.
  • Es wird verstanden werden, dass wenn auf ein Element oder eine Schicht Bezug genommen wird als „auf”, „verbunden mit” oder „gekoppelt mit” einem anderen Element oder einer anderen Schicht, es direkt auf, verbunden oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann, oder zwischenliegende Elemente oder Schichten gegenwärtig sein können.
  • Es wird verstanden werden, dass, obwohl die Begriffe erster/erste/erstes, zweiter/zweite/zweites, dritter/dritte/drittes, vierter/vierte/viertes etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen nicht durch diese Begriffe beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht oder eine Sektion von einem anderen Bereich, einer anderen Schicht oder einer anderen Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder eine erste Sektion, welche untenstehend diskutiert sind, als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder eine zweite Sektion benannt werden, ohne von den Lehren des vorliegenden erfinderischen Konzepts abzuweichen.
  • Räumlich relative Begriffe wie beispielsweise „unterhalb”, „unter”, „unterer”, „über”, „oberer” etc. können hierin zur Erleichterung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder eines Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um verschiedene Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu den Orientierungen, welche in den Figuren dargestellt sind, zu umfassen. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als „unter” oder „unterhalb” anderen Elementen oder Merkmale beschrieben sind, dann „über” den anderen Elementen oder Merkmalen orientiert sein. Demnach kann der beispielhafte Begriff „unter” sowohl eine Orientierung von unter als auch über umfassen. Die Vorrichtung kann anderweitig orientiert sein (90° gedreht oder unter anderen Orientierungen) und die räumlich relativen Deskriptoren, welche hierin verwendet werden, können entsprechend interpretiert werden.
  • Wenn hierin verwendet, sind die Singularformen „einer/eine/eines” und „der/die/das” vorgesehen, um die Pluralformen ebenso zu umfassen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt.
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts sind hierin unter Bezugnahme auf Querschnittsveranschaulichungen beschrieben, welche schematische Veranschaulichungen von idealisierten beispielhaften Ausführungsformen (und Zwischenstrukturen) sind. Als solches sind Variationen von den Formen der Veranschaulichung als ein Ergebnis beispielsweise von Herstellungstechniken und/oder Toleranzen zu erwarten. Demnach sollten beispielhafte Ausführungsformen nicht als auf die bestimmten Formen von Bereichen, welche hierin veranschaulicht sind, beschränkt betrachtet werden, sondern sie müssen Abweichungen in den Formen umfassen, welche beispielsweise von der Herstellung resultieren. Beispielsweise wird ein implantierter Bereich, welcher als ein Rechteck veranschaulicht ist, typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationskonzentration an seinen Rändern eher haben als eine binäre Änderung von einem implantierten zu einem nicht-implantierten Bereich. Ähnlich kann ein vergrabener Bereich, welcher durch eine Implantation gebildet wird, in einigen Implantationen in den Bereich zwischen dem vergrabenen Bereich und der Oberfläche, durch welche die Implantation stattfindet führen. Demnach sind die Bereiche, welche in den Figuren veranschaulicht sind, in ihrer Natur schematisch und ihre Formen sind nicht vorgesehen, um die tatsächliche Form eines Bereichs einer Vorrichtung zu veranschaulichen und sind nicht vorgesehen, um den Umfang des vorliegenden erfinderischen Konzepts zu beschränken.
  • Obwohl entsprechende Draufsichten und/oder perspektivische Ansichten einer Querschnittsansicht bzw. einiger Querschnittsansichten nicht gezeigt sein mögen, sieht/sehen die Querschnittsansicht(en) von Vorrichtungsstrukturen, welche hierin veranschaulicht ist (sind) Unterstützung für eine Mehrzahl von Vorrichtungsstrukturen vor, welche sich entlang zweier unterschiedlicher Richtungen erstrecken, wie sie in einer Draufsicht veranschaulicht wären und/oder in drei unterschiedlichen Richtungen, wie sie in einer perspektivischen Ansicht veranschaulicht wären. Die zwei unterschiedlichen Richtungen können oder können nicht-orthogonal zueinander sein. Die drei unterschiedlichen Richtungen können eine dritte Richtung aufweisen, welche orthogonal zu den zwei unterschiedlichen Richtungen sein kann. Die Mehrzahl von Vorrichtungsstrukturen kann in einer gleichen elektronischen Vorrichtung integriert sein. Beispielsweise kann, wenn eine Vorrichtungsstruktur (beispielsweise eine Speicherzellstruktur oder eine Transistorstruktur) in einer Querschnittsansicht veranschaulicht ist, eine elektronische Vorrichtung eine Mehrzahl der Vorrichtungsstrukturen (beispielsweise Speicherzellstrukturen oder Transistorstrukturen) aufweisen, wie durch eine Draufsicht der elektronischen Vorrichtung veranschaulicht würde. Die Mehrzahl von Vorrichtungsstrukturen kann in einer Anordnung bzw. einem Array und/oder in einer zweidimensionalen Struktur angeordnet sein.
  • In den beispielhaften Ausführungsformen, welche hierin beschrieben sind, wird auf eine Richtung im Wesentlichen vertikal zu einer oberen Oberfläche eines Substrats Bezug genommen als eine erste Richtung, und auf zwei Richtungen im Wesentlichen parallel zu der oberen Oberfläche des Substrats und einander kreuzend Bezug genommen als eine zweite Richtung und eine dritte Richtung. Beispielsweise sind die zweite Richtung und die dritte Richtung im Wesentlichen rechtwinklig zueinander. Zusätzlich werden eine Richtung, welche durch einen Pfeil angezeigt ist, und eine umgekehrte Richtung davon als dieselbe Richtung betrachtet.
  • Hierin muss verstanden werden, dass, wenn ein erstes Element als ein zweites Element umgebend beschrieben ist, das erste Element vollständig oder teilweise das zweite Element umgeben kann. Ferner muss verstanden werden, dass, wenn zwei Richtungen als im Wesentlichen parallel oder rechtwinklig zueinander beschrieben sind, die zwei Richtungen exakt parallel oder rechtwinklig zueinander sind oder annähernd parallel oder rechtwinklig zueinander sind, wie durch einen Fachmann verstanden würde. Ferner muss verstanden werden, dass, wenn zwei oder mehr Elemente als sich im Wesentlichen in derselben Richtung erstreckend beschrieben sind, die zwei oder mehr Elemente sich in exakt derselben Richtung erstrecken oder sich in ungefähr derselben Richtung erstrecken, wie durch einen Fachmann verstanden würde. Ferner muss verstanden werden, dass, wenn ein erstes Element als sich in einer Richtung im Wesentlichen rechtwinklig oder parallel zu einer Oberfläche eines zweiten Elements erstreckend beschrieben ist, das erste Element sich in einer Richtung exakt rechtwinklig oder parallel zu der Oberfläche des zweiten Elements erstreckt oder sich in einer Richtung ungefähr rechtwinklig oder parallel zu der Oberfläche des zweiten Elements erstreckt, wie durch einen Fachmann verstanden würde.
  • Die 1A, 1B, 2 und 3 sind Draufsichten und Querschnittsansichten, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen.
  • Genauer sind die 1A und 1B Draufsichten, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen. Die 2 und 3 sind Querschnittsansichten, aufgenommen entlang einer Linie I-I' und II-II' der 1A jeweils gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts.
  • Zur Erleichterung der Erklärung ist eine Veranschaulichung von Isolierstrukturen in den 1A und 1B ausgelassen.
  • Bezugnehmend auf die 1A, 1B, 2 und 3 weist in beispielhaften Ausführungsformen die vertikale Speichervorrichtung eine vertikale Kanalstruktur auf, welche einen Kanal 122, eine dielektrische Schichtstruktur 120 und eine Füllisolierstruktur 124 aufweist. Die Kanalstruktur erstreckt sich in einer ersten Richtung von einer oberen Oberfläche des Substrats 100. Die vertikale Speichervorrichtung weist weiterhin Gateleitungen 145 auf, welche die vertikale Kanalstruktur umgeben und entlang der ersten Richtung in einer abgestuften Form, um voneinander beabstandet zu sein, gestapelt sind, und erste Kontakte 165 (beispielsweise 165a bis 165f) und 166 (beispielsweise 166a bis 166f), welche elektrisch mit den Gateleitungen 145 verbunden sind. Eine Verdrahtungsstruktur, welche eine gemeinsame Verdrahtung 175, eine erste Signalverdrahtung 185 und eine zweite Signalverdrahtung 195 aufweist, ist auf den ersten Kontakten 165 und 166 angeordnet. Die Verdrahtungsstruktur ist elektrisch mit den Gateleitungen 145 über die ersten Kontakte 165 und 166 verbunden.
  • Das Substrat 100 kann ein Halbleitermaterial wie beispielsweise Silizium und/oder Germanium aufweisen. In beispielhaften Ausführungsformen kann das Substrat 100 einkristallines Silizium aufweisen. Beispielsweise kann das Substrat 100 als ein Körper und/oder als ein p-Typ-Topf der vertikalen Speichervorrichtung dienen.
  • Die vertikale Speichervorrichtung kann einen ersten Bereich I, einen zweiten Bereich II und einen dritten Bereich III aufweisen. Das Substrat 100 kann in den ersten Bereich I, den zweiten Bereich II und den dritten Bereich III unterteilt sein.
  • In beispielhaften Ausführungsformen können der erste Bereich I, der zweite Bereich II und der dritte Bereich III jeweils einem Zellbereich, einem Erstreckungsbereich und einem Peripherieschaltungsbereich der vertikalen Speichervorrichtung entsprechen.
  • Speicherzellen der vertikalen Speichervorrichtung können auf dem Zellbereich angeordnet sein. Beispielsweise kann ein Zellstrang durch die vertikale Kanalstruktur und die Gateleitungen 145, welche die vertikale Kanalstruktur umgeben, definiert sein. Stufenabschnitte der Gateleitungen 145, welche in einer zweiten Richtung hervorstehen, können auf dem Erstreckungsbereich angeordnet sein. Eine Peripherieschaltung, welche konfiguriert ist, um die vertikale Speichervorrichtung zu treiben, kann auf dem Peripherieschaltungsbereich angeordnet sein.
  • In beispielhaften Ausführungsformen kann ein Paar der zweiten Bereiche II symmetrisch hinsichtlich des ersten Bereichs I platziert sein.
  • Die vertikale Kanalstruktur, welche den Kanal 122, die dielektrische Schichtstruktur 120 und die Füllisolierstruktur 124 aufweist, kann sich durch die Gateleitungen 145 und Isolierzwischenschichtstrukturen 106 in der ersten Richtung erstrecken.
  • Der Kanal 122 kann auf dem ersten Bereich I des Substrats 100 angeordnet sein. Der Kanal 122 kann beispielsweise eine hohlzylindrische Form oder eine Tassenform haben. Der Kanal 122 kann beispielsweise Polysilizium oder einkristallines Silizium aufweisen und kann beispielsweise p-Typ Störstellen wie beispielsweise Bor (B) in einem Abschnitt davon aufweisen.
  • Die Füllisolierstruktur 124 kann einen inneren Raum des Kanals 122 füllen und kann beispielsweise eine vollzylindrische Form oder eine Säulenform haben. Die Füllisolierstruktur 124 kann ein Isoliermaterial wie beispielsweise Siliziumoxid aufweisen. In einer beispielhaften Ausführungsform kann der Kanal 122 eine Säulenform oder eine vollzylindrische Form haben und die Füllisolierstruktur 124 kann ausgelassen sein.
  • Die dielektrische Schichtstruktur 120 kann an einer äußeren Seitenwand des Kanals 122 gebildet sein. Die dielektrische Schichtstruktur 120 kann beispielsweise eine Halm-Form oder eine zylindrische Schalenform haben.
  • Die dielektrische Schichtstruktur 120 kann beispielsweise eine Tunnelisolierschicht, eine Ladungsspeicherschicht und eine Sperrschicht aufweisen, welche nacheinanderfolgend von der äußeren Seitenwand des Kanals 122 gestapelt sein können. Die Sperrschicht kann beispielsweise Siliziumoxid oder ein Metalloxid wie beispielsweise Hafniumoxid oder Aluminiumoxid aufweisen. Die Ladungsspeicherschicht kann beispielsweise ein Nitrid wie beispielsweise Siliziumnitrid oder ein Metalloxid aufweisen, und die Tunnelisolierschicht kann beispielsweise ein Oxid wie beispielsweise Siliziumoxid aufweisen. Beispielsweise kann die dielektrische Schichtstruktur 120 eine Oxid-Nitrid-Oxid (ONO = Oxyde-Nitride-Oxyde = Oxid-Nitrid-Oxid)-Schichtstruktur haben.
  • Wie in den 2 und 3 veranschaulicht ist, ist eine Halbleiterstruktur 117 zwischen der oberen Oberfläche des Substrats 100 und der vertikalen Kanalstruktur zwischenliegend angeordnet. In beispielhaften Ausführungsformen kann ein Kanalloch, welches sich durch die Gateleitungen 145 und die Isolierzwischenschichtstrukturen 106 in der ersten Richtung hindurch erstreckt und die obere Oberfläche des Substrats 100 freilegt, gebildet sein. Die Halbleiterstruktur 117 kann an einem unteren Abschnitt des Kanallochs gebildet sein und kann in Kontakt mit der oberen Oberfläche des Substrats 100 sein. Der Kanal 122 kann an einer oberen Oberfläche der Halbleiterstruktur 117 angeordnet sein und die dielektrische Schichtstruktur 122 kann auf einem Peripherieabschnitt der oberen Oberfläche der Halbleiterstruktur 117 gebildet sein.
  • In beispielhaften Ausfühungsformen ist eine Kontaktstelle 126 auf der dielektrischen Schichtstruktur 120, dem Kanal 122 und der Füllisolierstruktur 124 gebildet. Beispielsweise kann ein oberer Abschnitt des Kanallochs durch die Kontaktstelle 126 bedeckt sein.
  • Die Kontaktstelle 126 kann elektrisch mit beispielsweise einer Bitleitung 172 verbunden sein und kann als Source-/Drain-Bereich dienen, durch welchen Ladungen zu dem Kanal 122 übertragen werden können. Die Kontaktstelle 126 kann beispielsweise Polysilizium oder einkristallines Silizium aufweisen. In beispielhaften Ausführungsformen ist die Kontaktstelle 126 mit n-Typ Störstellen wie beispielsweise Phosphor (P) oder Arsen (As) dotiert.
  • Wie in 1A veranschaulicht ist, kann eine Mehrzahl der Kontaktstellen 126 entlang der zweiten Richtung angeordnet sein, so dass eine Kontaktstellenreihe definiert sein kann, und eine Mehrzahl der Kontaktstellenreihen kann in einer dritten Richtung angeordnet sein. Die vertikalen Kanalstrukturen können gemäß einer Anordnung der Kontaktstellen 126 angeordnet sein. Beispielsweise kann eine Mehrzahl der vertikalen Kanalstrukturen entlang der zweiten Richtung angeordnet sein, um eine Kanalreihe zu bilden, und eine Mehrzahl der Kanalreihen kann in der dritten Richtung angeordnet sein.
  • Die Gateleitungen 145 (beispielsweise 145a bis 145f) können an einer äußeren Seitenwand der dielektrischen Schichtstruktur 120 oder der Halbleiterstruktur 117 gebildet sein und können voneinander entlang der ersten Richtung beabstandet sein. In beispielhaften Ausführungsformen kann jede Gateleitung 145 die Kanäle 122 oder die vertikalen Kanalstrukturen, welche in wenigstens einer der Kanalreihen enthalten sind, umgeben (beispielsweise teilweise umgeben) und kann sich in der zweiten Richtung erstrecken.
  • In beispielhaften Ausführungsformen kann jede Gateleitung 145 die vorbestimmte Anzahl der Kanalreihen (beispielsweise vier Kanalreihen) umgeben. In diesem Fall kann eine Gateleitungsstapelstruktur durch die vorbestimmte Anzahl von Kanalreihen (beispielsweise vier Kanalreihen) und die Gateleitungen 145, welche die vorbestimmte Anzahl von Kanalreihen (beispielsweise vier Kanalreihen) umgeben, definiert sein. Eine Mehrzahl der Gateleitungsstapelstrukturen kann entlang der dritten Richtung angeordnet sein.
  • In beispielhaften Ausführungsformen können Breiten der Gateleitungen 145 in der zweiten Richtung entlang der ersten Richtung von der obersten Oberfläche des Substrats 100 verringert sein. Beispielsweise kann, wie in den 1A und 2 veranschaulicht ist, eine Mehrzahl der Gateleitungen 145 in einer pyramidalen Form oder einer abgestuften Form entlang der ersten Richtung gestapelt sein.
  • Demzufolge weist in beispielhaften Ausführungsformen die Gateleitung 145 jedes Niveaus den Stufenabschnitt auf, welcher in der zweiten Richtung von der Gateleitung 145 an einem oberen Niveau davon hervorsteht. Beispielsweise kann jede Gateleitung 145 anders als die oberste Gateleitung (beispielsweise Gateleitung 145f) einen Stufenabschnitt aufweisen, welcher in der zweiten Richtung über einen Stufenabschnitt einer benachbarten oberen Gateleitung 145 hinaus hervorsteht, wie in 2 gezeigt. Der Stufenabschnitt jeder Gateleitung 145 kann als eine Kontaktstelle für den ersten Kontakt 165 dienen, und die Stufenabschnitte können auf dem zweiten Bereich II angeordnet sein.
  • Die Gateleitungen 145 können eine Masseauswahlleitung (GSL = Ground Selection Line = Masseauswahlleitung), eine Wortleitung und eine Strangauswahlleitung (SSL = String Selection Line = Strangauswahlleitung) aufweisen. Beispielsweise kann eine unterste Gateleitung 145a als die GSL dienen, eine oberste Gateleitung 145f kann als die SSL dienen, und die Gateleitungen 145b bis 145e zwischen der GSL und der SSL können als die Wortleitungen dienen.
  • Die GSL (beispielsweise die Gateleitung 145a) kann die Halbleiterstruktur 117 lateral umgeben. Die Wortleitungen (beispielsweise die Gateleitungen 145b bis 145e) und die SSL (beispielsweise die Gateleitung 145f) können den Kanal 122 oder die dielektrische Schichtstruktur 120 lateral umgeben.
  • Die Gateleitungen 145 können auf erhöhten Niveaus unter Berücksichtigung eines Schaltungsdesigns und eines Integrationsgrades der vertikalen Speichervorrichtung (beispielsweise 16 Niveaus, 24 Niveaus, 32 Niveaus, 48 Niveaus etc.) gebildet sein. Die SSLs können auf zwei oder mehr Niveaus gebildet sein.
  • Die Gateleitung 145 kann ein Metall wie beispielsweise Wolfram (W), ein Metallnitrid und/oder ein Metallsilizid aufweisen. In beispielhaften Ausführungsformen kann die Gateleitung 145 eine Mehrschichtstruktur haben, welche ein Metallnitrid/Metall wie beispielsweise Wolframnitrid/Wolfram aufweist.
  • Isolierzwischenschichtstrukturen 106 (beispielsweise 106a bis 106g) können zwischen den Gateleitungen 145 benachbart in der ersten Richtung angeordnet sein. Die Isolierzwischenschichtstruktur 106 kann ein siliziumoxid-basiertes Material wie beispielsweise Siliziumdioxid (S102), Siliziumoxykarbid (SiOC) oder Siliziumoxyfluorid (SiOF) aufweisen. Die Gateleitungen 145, welche in einer Gateleitungsstapelstruktur enthalten sind, können voneinander durch die Isolierzwischenschichtstrukturen 106 isoliert sein. In beispielhaften Ausführungsformen können die Isolierzwischenschichtstrukturen 106 entlang der ersten Richtung in einer pyramidalen Form oder einer abgestuften Form im Wesentlichen gleich oder ähnlich zu derjenigen der Gateleitungen 145 gestapelt sein.
  • Die Gateleitung 145 auf jedem Niveau kann durch eine Grenzflächenschicht 143 umgeben sein. Die Grenzflächenschicht 143 kann zwischen der Gateleitung 145 und der dielektrischen Schichtstruktur 120 gebildet sein und zwischen der Isolierzwischenschichtstruktur 106 und der Gateleitung 145. In beispielhaften Ausführungsformen kann die Grenzflächenschicht 143 an einem untersten Niveau eine Seitenwand der Halbleiterstruktur 117 berühren und kann als eine Gateisolierschicht der GSL dienen.
  • Die Grenzflächenschicht 143 kann zum Anpassen einer Austrittsarbeit zwischen dem Kanal 122 und der Gateleitung 145 enthalten sein. Die Grenzflächenschicht 143 kann beispielsweise ein Metalloxid und/oder ein Metallnitrid aufweisen. Das Metalloxid kann beispielsweise Aluminiumoxid aufweisen und das Metallnitrid kann beispielsweise Titannitrid, Tantalnitrid und/oder Wolframnitrid aufweisen.
  • Eine Formschutzschicht 110 (siehe 2), welche die gestuften Abschnitte der Gateleitungen 145 bedeckt, kann an einem lateralen Abschnitt der Gateleitungsstapelstruktur gebildet werden. Eine erste obere Isolierschicht 130 kann auf der Formschutzschicht 110, einer obersten Isolierzwischenschichtstruktur 106g und den Kontaktstellen 126 gebildet werden.
  • Die Formschutzschicht 110 und die erste obere Isolierschicht 130 können ein Isoliermaterial wie beispielsweise Siliziumoxid aufweisen.
  • In beispielhaften Ausführungsformen ist eine leitfähige Leitung 155 zwischen den Gateleitungsstapelstrukturen zwischenliegend angeordnet und ein Isoliermuster 150 ist auf einer Seitenwand der leitfähigen Leitung 155 gebildet. Beispielsweise können die leitfähige Leitung 155 und die Isolierstruktur 150 die erste obere Isolierschicht 130, die Gateleitungen 145, die Isolierzwischenschichtstrukturen 106 und die Formschutzschicht 110 schneiden und können sich in der zweiten Richtung erstrecken. Die Gateleitungsstapelstruktur, welche die vorbestimmte Anzahl der Kanalreihen (beispielsweise die vier Kanalreihen) aufweist, kann durch die leitfähige Leitung 155 und die Isolierstruktur 150 definiert bzw. begrenzt sein.
  • In beispielhaften Ausführungsformen kann die leitfähige Leitung 155 als eine gemeinsame Sourceleitung (CSL = Common Source Line) der vertikalen Speichervorrichtung dienen. Die leitfähige Leitung 155 und die Gateleitungen 145, welche in der Gateleitungsstapelstruktur enthalten sind, können voneinander durch die Isolierstruktur 150 isoliert sein.
  • Die leitfähige Leitung 155 kann ein Metall wie beispielsweise Wolfram oder Kupfer aufweisen. Die Isolierstruktur 150 kann beispielsweise Siliziumoxid aufweisen.
  • In beispielhaften Ausführungsformen ist ein Störstellenbereich 103 (siehe 3) an einem oberen Abschnitt des Substrats 100 unter der leitfähigen Leitung 155 und der Isolierstruktur 150 gebildet. Der erste Störstellenbereich 103 erstreckt sich in der zweiten Richtung.
  • In beispielhaften Ausführungsformen ist eine zweite obere Isolierschicht 160 auf der ersten oberen Isolierschicht 130 gebildet und bedeckt die leitfähige Leitung 155 und die Isolierstruktur 150.
  • Wie in den 1A und 2 veranschaulicht ist, erstrecken sich in beispielhaften Ausführungsformen die ersten Kontakte 165 (beispielsweise 165a bis 165f) durch die zweite obere Isolierschicht 160, die erste obere Isolierschicht 130 und die Formschutzschicht 110 (oder die oberste Isolierzwischenschichtstruktur 106g), um elektrischen mit den Gateleitungen 145a bis 145f verbunden zu sein.
  • In den beispielhaften Ausführungsformen sind die ersten Kontakte 165 auf dem zweiten Bereich II verteilt und sind elektrisch mit den Stufenabschnitten der Gateleitungen 145 verbunden. Einer der ersten Kontakte 165 kann auf jedem Stufenabschnitt einer Gateleitung 145 angeordnet sein. Beispielsweise können die ersten Kontakte 165 entlang der zweiten Richtung angeordnet sein, um eine erste Kontaktreihe zu bilden, welche für jede Gateleitungsstapelstruktur vorgesehen ist. Gemäß einer Anordnung der Gateleitungsstapelstrukturen kann eine Mehrzahl der ersten Kontaktreihen entlang der dritten Richtung angeordnet sein.
  • In beispielhaften Ausführungsformen können, wie in 1A veranschaulicht ist, die ersten Kontakte 165, welche in der ersten Kontaktreihe enthalten sind, in einer Zickzack-Konfiguration entlang der zweiten Richtung in einer Draufsicht angeordnet sein. Demzufolge kann ein Abstand zwischen den benachbarten ersten Kontakten 165 vergrößert werden, so dass eine Prozessmarge zum Bilden der ersten Kontakte 165 zusätzlich erhalten werden kann.
  • In beispielhaften Ausführungsformen können, wie in 1B veranschaulicht ist, die ersten Kontakte 166, welche in der ersten Kontaktreihe enthalten sind, in einer im Wesentlichen geraden Linie (beispielsweise in exakt einer geraden Linie oder in annähernd einer geraden Linie, wie durch einen Fachmann verstanden würde) entlang der zweiten Richtung in einer Draufsicht angeordnet sein.
  • Hierin nachstehend wird die vertikale Speichervorrichtung weiter unter Bezugnahme auf die Struktur, welche in 1A veranschaulicht ist, beschrieben werden.
  • In beispielhaften Ausführungsformen kann sich der erste Kontakt 165 durch die Grenzflächenschicht 143 jedes Niveaus erstrecken, um in Kontakt mit einer oberen Oberfläche der Gateleitung 145 zu sein.
  • In beispielhaften Ausführungsformen ist ein Bitleitungskontakt 162, welcher elektrisch mit der Kontaktstelle 126 verbunden ist, auf dem ersten Bereich I angeordnet. Beispielsweise kann sich der Bitleitungskontakt 162 durch Abschnitte der zweiten oberen Isolierschicht 160 und der ersten oberen Isolierschicht 130 auf dem ersten Bereich I erstrecken, um auf einer oberen Oberfläche der Kontaktstelle 126 angeordnet zu sein.
  • In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen 175 (beispielsweise 175a bis 175f), welche elektrisch mit den ersten Kontakten 165 verbunden sind, auf der oberen Isolierschicht 160 angeordnet.
  • In beispielhaften Ausführungsformen ist die gemeinsame Verdrahtung 175 in Kontakt mit einer Mehrzahl der ersten Kontakte 165 und ist elektrisch mit den Gateleitungen 145 auf demselben Niveau verbunden. In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen 175 auf einem gleichen Niveau (beispielsweise auf einem gleichen Niveau innerhalb einer gleichen Schicht) wie die andere angeordnet und jede gemeinsame Verdrahtung 175 kann elektrisch mit einer entsprechenden Gateleitung 145 auf demselben Niveau der entsprechenden Gateleitung 145 über einen entsprechenden Kontakt 165 verbunden sein. Beispielsweise sind, wie in 2 veranschaulicht ist, die gemeinsamen Verdrahtungen 175a bis 175f auf einem gleichen Niveau wie die andere in der dritten oberen Isolierschicht 170 angeordnet. Die gemeinsamen Verdrahtungen 175a bis 175f sind im Wesentlichen miteinander in der zweiten Richtung ausgerichtet (beispielsweise exakt ausgerichtet oder annähernd ausgerichtet, wie durch einen Fachmann verstanden würde), um auf demselben Niveau wie die andere angeordnet zu sein. Bezugnehmend auf 2 ist die gemeinsame Verdrahtung 175a elektrisch mit der entsprechenden Gateleitung 145a auf einem selben Niveau der Gateleitung 145a über den entsprechenden ersten Kontakt 165a elektrisch verbunden, die gemeinsame Verdrahtung 175b ist elektrisch mit der entsprechenden Gateleitung 145b auf einem selben Niveau der entsprechenden Gateleitung 145b über den entsprechenden ersten Kontakt 165b verbunden etc. Demnach bilden die gemeinsamen Verdrahtungen 175 mit den Gateleitungen 145 auf einer selben Höhe wie die Gateleitungen 145 eine Verbindung. Beispielsweise ist unter Bezugnahme auf 2 die gemeinsame Verdrahtung 175a mit der entsprechenden Gateleitung 145a über den entsprechenden ersten Kontakt 165a auf derselben Höhe relativ zu dem Substrat 100 verbunden, die gemeinsame Verdrahtung 175b ist mit der entsprechenden Gateleitung 145b über den entsprechenden ersten Kontakt 165b auf einer selben Höhe relativ zu dem Substrat 100 verbunden etc. Die ersten Kontakte 165 haben unterschiedliche Längen voneinander, da die ersten Kontakte 165 eine Verbindung mit den entsprechenden Gateleitungen 145 auf einem Niveau/einer Höhe entsprechend zu jeder der Gateleitungen 145 eingehen. Ein erstes Ende jedes ersten Kontakts 165 ist mit einer gemeinsamen Verdrahtung 175 verbunden und ein zweites Ende jedes ersten Kontakts 165 ist mit einer Gateleitung 145 verbunden. Wie in 2 gezeigt ist, sind die zweiten Enden der ersten Kontakte 165 auf unterschiedlichen Niveaus voneinander angeordnet.
  • In beispielhaften Ausführungsformen erstrecken sich die gemeinsamen Verdrahtungen 175 in der dritten Richtung und eine Mehrzahl der gemeinsamen Verdrahtungen 175 ist entlang der zweiten Richtung angeordnet.
  • Wie obenstehend beschrieben ist, kann eine Mehrzahl der Gateleitungsstapelstrukturen voneinander durch die leitfähige Leitung 155 und die Isolierstruktur 150 getrennt sein und kann entlang der dritten Richtung angeordnet sein. In beispielhaften Ausführungsformen können eine Mehrzahl der Gateleitungen 145, welche in den unterschiedlichen Gateleitungsstapelstrukturen enthalten sind und auf demselben Niveau platziert sind, elektrisch über die gemeinsame Verdrahtung 175 verbunden sein, um als eine Einheit zusammengeführt zu sein.
  • In beispielhaften Ausführungsformen erstreckt sich die gemeinsame Verdrahtung 175 in einer Richtung, welche eine Erstreckungsrichtung jeder Gateleitung 145 kreuzt. Wie obenstehend beschrieben ist, kann die gemeinsame Verdrahtung 175 sich beispielsweise in der dritten Richtung erstrecken und die Gateleitung 145 kann sich in der zweiten Richtung erstrecken.
  • In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen 175 auf dem zweiten Bereich II angeordnet. In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen 175 selektiv auf dem zweiten Bereich II angeordnet und sind nicht auf dem ersten und dritten Bereich I und III angeordnet. In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen 175 auf dem zweiten Bereich II angeordnet und wenigstens einige der gemeinsamen Verdrahtungen 175 erstrecken sich auch auf den oder laufen auseinander zu dem dritten Bereich II.
  • In beispielhaften Ausführungsformen ist die Bitleitung 172 auf einem Abschnitt der zweiten oberen Isolierschicht 160 auf dem ersten Bereich I angeordnet.
  • In beispielhaften Ausführungsformen erstreckt sich die Bitleitung 172 in der dritten Richtung und ist elektrisch mit einer Mehrzahl der Kontaktstellen 126 über die Bitleitungskontakte 162 verbunden. Die Bitleitung 172 kann elektrisch mit den Kontaktstellen 126 verbunden sein, welche in den unterschiedlichen Gateleitungsstapelstrukturen enthalten sind. Eine Mehrzahl der Bitleitungen 172 kann entlang der zweiten Richtung selektiv auf dem ersten Bereich I angeordnet sein.
  • In beispielhaften Ausführungsformen erstrecken sich, wie in 1A veranschaulicht ist, die Bitleitung 172 und die gemeinsame Verdrahtung 175 in im Wesentlichen derselben Richtung. In beispielhaften Ausführungsformen sind die Bitleitung 172 und die gemeinsame Verdrahtung 175 auf im Wesentlichen demselben Niveau (beispielsweise auf der zweiten oberen Isolierschicht 160) platziert.
  • In beispielhaften Ausführungsformen kreuzt, wie in 3 veranschaulicht ist, die Bitleitung 172 über die leitfähige Leitung 155, welche, wie obenstehend beschrieben ist, als die CSL dienen kann. Die Bitleitung 172 und die gemeinsame Verdrahtung 175 können an einem oberen Niveau der leitfähigen Leitung 155 angeordnet sein.
  • In beispielhaften Ausführungsformen ist eine dritte obere Isolierschicht 170, welche die Bitleitungen 172 und die gemeinsamen Verdrahtungen 175 bedeckt, auf der zweiten oberen Isolierschicht 160 gebildet. Ein zweiter Kontakt 180 ist elektrisch mit der gemeinsamen Verdrahtung 175 in der dritten oberen Isolierschicht 170 verbunden. In beispielhaften Ausführungsformen sind die zweiten Kontakte 180 auf einigen der gemeinsamen Verdrahtungen 175 (beispielsweise den gemeinsamen Verdrahtungen 175a, 175b und 175c) angeordnet.
  • In beispielhaften Ausführungsformen sind die ersten Signalverdrahtungen 185 (beispielsweise 185a, 185b und 185c), welche elektrisch mit den gemeinsamen Verdrahtungen 175 verbunden sind, auf der dritten oberen Isolierschicht 170 angeordnet. Die ersten Signalverdrahtungen 185 und die zweiten Signalverdrahtungen 195 können über (beispielsweise überlappend) den gemeinsamen Verdrahtungen 175 angeordnet sein. Das heißt, dass die ersten Signalverdrahtungen 185 und die zweiten Signalverdrahtungen 195 auf einem Niveau höher als demjenigen der gemeinsamen Verdrahtungen 175 angeordnet sein können und die gemeinsamen Verdrahtungen 175 überlappen können.
  • In beispielhaften Ausführungsformen sind die ersten Signalverdrahtungen 185 selektiv mit einigen der Gateleitungen 145 über die einigen der gemeinsamen Verdrahtungen 175 verbunden. In beispielhaften Ausführungsformen sind die ersten Signalverdrahtungen 185a, 185b und 185c elektrisch selektiv mit den Gateleitungen 145 auf niedrigeren Niveaus (beispielsweise den Gateleitungen 145a, 145b und 145c) verbunden.
  • In beispielhaften Ausführungsformen sind die ersten Signalverdrahtungen 185 elektrisch mit der GSL und einigen der Wortleitungen verbunden.
  • In beispielhaften Ausführungsformen erstreckt sich die erste Signalverdrahtung 185 in einer Richtung unterschiedlich von derjenigen der Bitleitung 172 und/oder der gemeinsamen Verdrahtung 175. In beispielhaften Ausführungsformen erstreckt sich, wie in 1A veranschaulicht ist, die erste Signalverdrahtung 185 in der zweiten Richtung. Beispielsweise kann sich die erste Signalverdrahtung 185 in einer Richtung im Wesentlichen gleich wie diejenige der Gateleitung 145 erstrecken und kann über die gemeinsame Verdrahtung 175 kreuzen.
  • In beispielhaften Ausführungsformen ist die erste Signalverdrahtung 185 auf dem zweiten Bereich II und dem dritten Bereich III angeordnet. In beispielhaften Ausführungsformen ist die erste Signalverdrahtung 185 selektiv auf dem zweiten Bereich II und dem dritten Bereich III angeordnet und erstreckt sich nicht auf den ersten Bereich I.
  • In beispielhaften Ausführungsformen ist eine vierte obere Isolierschicht 190, welche die ersten Signalverdrahtungen 185 bedeckt, auf der dritten oberen Isolierschicht 170 gebildet. Ein dritter Kontakt 187 kann sich durch die vierte und dritte obere Isolierschicht 190 und 170 erstrecken, um elektrisch mit der gemeinsamen Verdrahtung 175 verbunden zu sein. In beispielhaften Ausführungsformen ist der dritte Kontakt 187 auf verbleibenden gemeinsamen Verdrahtungen 175 (beispielsweise den gemeinsamen Verdrahtungen 175d, 175e und 175f) angeordnet, mit Ausnahme der einigen der gemeinsamen Verdrahtungen 175, auf welchen der zweite Kontakt 180 angeordnet ist.
  • In beispielhaften Ausführungsformen sind die zweiten Signalverdrahtungen 195 (beispielsweise 195d, 195e und 195f), welche elektrisch mit den gemeinsamen Verdrahtungen 175 verbunden sind, auf der vierten oberen Isolierschicht 190 angeordnet.
  • In beispielhaften Ausführungsformen sind die zweiten Signalverdrahtungen 195 selektiv mit einigen der Gateleitungen 145 über die verbleibenden gemeinsamen Verdrahtungen 175 verbunden. Die zweiten Signalverdrahtungen 195 können elektrisch mit verbleibenden Gateleitungen 145 verbunden sein, mit Ausnahme der Gateleitungen 145a, 145b und 145c, welche elektrisch mit den ersten Signalverdrahtungen 185 verbunden sind.
  • In beispielhaften Ausführungsformen sind die zweiten Signalverdrahtungen 195d, 195e und 195f elektrisch selektiv mit den Gateleitungen 145 (beispielsweise 145d, 145e und 145f) auf oberen Niveaus verbunden. Beispielsweise können die zweiten Signalverdrahtungen 195 elektrisch mit der SSL und verbleibenden Wortleitungen verbunden sein, mit Ausnahme der Wortleitungen, welche elektrisch mit den ersten Signalverdrahtungen 185 verbunden sind.
  • In beispielhaften Ausführungsformen erstreckt sich die zweite Signalverdrahtung 195 in einer Richtung im Wesentlichen gleich wie derjenigen der ersten Signalverdrahtung 185. Die zweite Signalverdrahtung 195 erstreckt sich in einer Richtung unterschiedlich von derjenigen der Bitleitung 172 und/oder der gemeinsamen Verdrahtung 175.
  • In beispielhaften Ausführungsformen erstreckt sich, wie in 1A veranschaulicht ist, die zweite Signalverdrahtung 195 in der zweiten Richtung und kreuzt über die gemeinsame Verdrahtung 175.
  • In beispielhaften Ausführungsformen ist die zweite Signalverdrahtung 195 auf dem zweiten Bereich II und dem dritten Bereich III angeordnet. In beispielhaften Ausführungsformen ist die zweite Signalverdrahtung 195 selektiv auf dem zweiten Bereich II und dem dritten Bereich III angeordnet und erstreckt sich nicht auf den ersten Bereich I.
  • In beispielhaften Ausführungsformen sind, wie in 1A veranschaulicht ist, die zweiten Signalverdrahtungen 195 und die ersten Signalverdrahtungen 185 in einer Draufsicht angeordnet, um nacheinander folgend von der obersten Gateleitung 145f zu der untersten Gateleitung 145a verbunden zu sein.
  • Die zweite, dritte und vierte obere Isolierschicht 160, 170 und 190 können ein siliziumoxid-basiertes Material im Wesentlichen gleich oder ähnlich zu demjenigen der ersten oberen Isolierschicht 130 aufweisen. Die ersten bis dritten Kontakte 165, 180 und 187, der Bitleitungskontakt 162, die gemeinsame Verdrahtung 175, die Bitleitung 172 und die ersten und zweiten Signalverdrahtungen 185 und 195 können ein Metall wie beispielsweise Wolfram, Kupfer etc. aufweisen.
  • Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts sind, wie obenstehend beschrieben ist, Verdrahtungen, welche mit den Gateleitungen 145 von einem Peripherieschaltungsbereich verbunden sind, auf unterschiedlichen Niveaus unter Verwendung der gemeinsamen Verdrahtungen 175 verteilt.
  • In einem Vergleichsbeispiel kann, wenn die Verdrahtungen alle auf demselben Niveau (beispielsweise auf der ersten oberen Isolierschicht 130 oder der zweiten oberen Isolierschicht 160) angeordnet sind, eine Dichte der Verdrahtungen übermäßig erhöht sein. Als ein Ergebnis kann ein Nebensprechen bzw. eine Übersprechdämpfung zwischen den Verdrahtungen auftreten. Ferner kann eine Breite jeder Verdrahtung verringert werden, um die Verdrahtungen in einer beschränkten Fläche des Peripherieschaltungsbereichs aufzunehmen. Wenn jedoch die gestapelte Anzahl der Bitleitungen 145 zunimmt, kann die Breite der Verdrahtungen aufgrund einer Auflösungsgrenze eines Strukturierungsvorgangs nicht ausreichend verringert werden. Zusätzlich kann der Widerstand der Verdrahtungen erhöht werden, wenn die Breite der Verdrahtung übermäßig verringert wird.
  • Gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts jedoch können die Verdrahtungen dreidimensional unter Verwendung der gemeinsamen Verdrahtungen 175, welche eine Mehrzahl der Gateleitungen 145 auf demselben Niveau zusammenführen, angeordnet sein. Als ein Ergebnis ist eine vergrößerte Fläche zur Aufnahme der Verdrahtungen vorgesehen. Demnach kann die gestapelte Anzahl der Gateleitungen 145 erhöht werden, ohne den Widerstand der Verdrahtungen zu erhöhen. Diese Konfiguration verhindert oder verringert das Auftreten einer Übersprechdämpfung zwischen den Verdrahtungen.
  • Die 1A, 1B, 2 und 3 veranschaulichen, dass die Signalverdrahtungen 185 und 195 über zwei Niveaus verteilt sind. Beispielhafte Ausführungsformen des erfinderischen Konzepts sind jedoch nicht darauf beschränkt. Beispielsweise können gemäß beispielhaften Ausführungsformen die Signalverdrahtungen 185 und 195 über drei oder mehr Niveaus hinweg verteilt sein. Diese Konfiguration kann implementiert werden, wenn die Gateleitungen 145 auf erhöhten Niveaus gestapelt sind. In einer beispielhaften Ausführungsform können die Signalverdrahtungen in einem einzelnen Niveau verteilt sind.
  • Die 4 bis 34 sind Querschnittsansichten und Draufsichten, welche ein Verfahren zum Herstellen einer vertikalen Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen. Beispielsweise veranschaulichen die 4 bis 34 ein Verfahren zum Herstellen der vertikalen Speichervorrichtung, welche in den 1A, 1B, 2 und 3 gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht ist.
  • Genauer sind die 6, 15, 21, 23A, 23B, 26, 29 und 32 Draufsichten, welche das Verfahren zum Herstellen einer vertikalen Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen. Die 4, 5, 7, 9, 11, 13, 17, 19, 24, 27, 30 und 33 sind Querschnittsansichten aufgenommen entlang einer Linie I-I', welche in den Draufsichten angezeigt ist. Die 8, 10, 12, 14, 16, 18, 20, 22, 25, 28, 31 und 34 sind Querschnittsansichten, aufgenommen entlang einer Linie II-II', welche in den Draufsichten angezeigt ist.
  • Zur Zweckmäßigkeit der Erklärung ist eine Veranschaulichung von Isolierstrukturen in einigen der Draufsichten ausgelassen.
  • Bezugnehmend auf 4 sind in beispielhaften Ausführungsformen Isolierzwischenschichten 102 (beispielsweise 102a bis 102g) und Opferschichten 104 (beispielsweise 104a bis 104f) alternierend und wiederholt auf dem Substrat 100 gebildet, um eine Formstruktur zu bilden.
  • Das Substrat 100 kann ein Halbleitermaterial wie beispielsweise Silizium und/oder Germanium aufweisen. In beispielhaften Ausführungsformen kann das Substrat 100 den ersten Bereich I, den zweiten Bereich II und den dritten III aufweisen. Wie obenstehend beschrieben ist, können der erste Bereich I, der zweite Bereich II und der dritte Bereich III jeweils einem Zellbereich, einem Erstreckungsbereich und einem Peripherieschaltungsbereich der vertikalen Speichervorrichtung entsprechen.
  • Die Isolierzwischenschicht 102 kann aus einem Oxid-basierten Material wie beispielsweise Siliziumdioxid, Siliziumoxykarbid und/oder Siliziumoxyfluorid gebildet sein. Die Opferschicht 104 kann aus einem Material gebildet sein, welches eine Ätzselektivität hinsichtlich der Isolierzwischenschicht 102 hat, und welches durch einen Nassätzvorgang effizient entfernt werden kann. Beispielsweise kann die Opferschicht 104 aus einem nitrid-basierten Material wie beispielsweise Siliziumnitrid und/oder Siliziumboronitrid gebildet sein.
  • Die Isolierzwischenschicht 102 und die Opferschicht 104 können durch wenigstens eines von beispielsweise einem chemischen Gasphasenabscheidungs (CVD = Chemical Vapor Deposition = Chemischer Gasphasenabscheidungs)-Vorgang, einem plasmaunterstützten chemischen Gasphasenabscheidungs (PECVD = Plasma Enhanced Chemical Vapor Deposition = plasmaunterstützten chemischen Gasphasenabscheidungs)-Vorgang, einem Hochdichte-Plasma-Gasphasenabscheidungs (HDP-CVD = High Density Plasma Chemical Vapor Deposition = Hochdichte-Plasma-Gasphasenabscheidungs)-Vorgang, einem Atomlagenabscheidungs (ALD = Atomic Layer Deposition = Atomlagenabscheidungs)-Vorgang oder einem Sputter-Vorgang gebildet sein.
  • In einer beispielhaften Ausführungsform kann eine unterste Isolierzwischenschicht 102a durch einen thermischen Oxidationsvorgang oder eine Radikaloxidationsvorgang auf einer oberen Oberfläche des Substrats 100 gebildet werden. In einer beispielhaften Ausführungsform kann eine oberste Isolierzwischenschicht 102g eine relativ große Dicke hinsichtlich einer Bildung einer Kontaktstelle 126 haben (siehe 13).
  • Die Opferschichten 104 können in einem nachfolgenden Vorgang entfernt werden, um Räume für eine GSL, eine Wortleitung und eine SSL vorzusehen. Demnach kann die Anzahl der Isolierzwischenschichten 102 und der Opferschichten 104 unter Betrachtung der Anzahl der GSL, der Wortleitung und der SSL bestimmt werden. 4 veranschaulicht, dass die Opferschichten 104 und die Isolierzwischenschichten 102 auf sechs Niveaus und sieben Niveaus jeweils gebildet sind. Beispielhafte Ausführungsformen des erfinderischen Konzepts sind jedoch nicht darauf beschränkt. Beispielsweise kann gemäß beispielhaften Ausführungsformen die Anzahl der Isolierzwischenschichten 102 und der Opferschichten 104 abhängig von einem Integrationsgrad der radikalen Speichervorrichtung erhöht werden.
  • Bezugnehmend auf 5 ist in beispielhaften Ausführungsformen ein lateraler Abschnitt der Formstruktur teilweise geätzt. Der laterale Abschnitt der Formstruktur kann teilweise in beispielsweise einer schrittweisen Art und Weise geätzt werden, um eine abgestufte Formstruktur zu bilden.
  • Eine Fotolackstruktur, welche den ersten Bereich I bedeckt und teilweise den zweiten Bereich II bedeckt, kann auf der obersten Isolierzwischenschicht 102g gebildet werden. Peripherieabschnitte der Isolierzwischenschichten 102g bis 102a und der Opferschichten 104f bis 104a können unter Verwendung der Fotolackstruktur als einer Ätzmaske entfernt werden. Ein Peripherieabschnitt der Fotolackstruktur kann teilweise entfernt werden, um eine Breite der Fotolackstruktur zu verringern. Peripherieabschnitte der Isolierzwischenschichten 102g und 102b und der Opferschichten 104f und 104b können unter Verwendung der Fotolackstruktur wiederum aus einer Ätzmaske geätzt werden. Ätzvorgänge können in einer ähnlichen Art und Weise wie obenstehend beschrieben wiederholt werden, um die gestufte Formstruktur, welche in 5 veranschaulicht ist, zu erlangen.
  • Nachfolgend kann eine Formschutzschicht 110, welche einen lateralen Abschnitt oder Stufenabschnitte der gestuften Formstruktur bedeckt, auf dem Substrat 100 gebildet werden. Beispielsweise kann eine Isolierschicht, welche die gestufte Formstruktur bedeckt, auf dem Substrat 100 unter Verwendung beispielsweise von Siliziumoxid durch einen CVD-Vorgang oder einen Rotationsbeschichtungsvorgang gebildet werden. Ein oberer Abschnitt der Isolierschicht kann planarisiert werden bis die oberste Isolierzwischenschicht 102g freiliegend ist, um die Formschutzschicht 110 zu bilden. Der Planarisierungsvorgang kann beispielsweise einen chemisch-mechanischen Polier (CMP = Chemical Mechanical Polish = Chemisch-Mechanischer Polier)-Vorgang und/oder einen Rückätzvorgang (Etch Back Process) aufweisen.
  • Bezugnehmend auf die 6 bis 8 werden in beispielhaften Ausführungsformen Kanallöcher 115 durch die gestufte Formstruktur gebildet.
  • Beispielsweise kann eine Hartmaske auf der obersten Isolierzwischenschicht 102g und der Formschutzschicht 110 gebildet werden. Die Isolierzwischenschichten 102 und die Opferschichten 104 der gestuften Formstruktur können teilweise durch ein Durchführen beispielsweise eines Trockenätzvorganges geätzt werden. Die Hartmaske kann als eine Ätzmaske verwendet werden, um das Kanalloch 115 zu bilden. Das Kanalloch 125 erstreckt sich in der ersten Richtung von der oberen Oberfläche des Substrats 100. Die obere Oberfläche des Substrats 100 ist teilweise durch das Kanalloch 115 freigelegt. Die Hartmaske kann gebildet werden aus beispielsweise lithium-basierten oder kohlenstoffbasierten Spin-On-Hardmask (SOH)-Materialien und/oder einem Fotolackmaterial.
  • Wie in 6 veranschaulicht, wird in beispielhaften Ausführungsformen eine Mehrzahl der Kanallöcher 115 in der zweiten Richtung gebildet, um eine Kanalloch-Reihe zu bilden. Eine Mehrzahl der Kanalloch-Reihen kann in der dritten Richtung gebildet sein. Die Kanallöcher 115, welche in den unterschiedlichen Kanalloch-Reihen enthalten sind können in einer Zickzack-Konfiguration entlang der zweiten Richtung und/oder der dritten Richtung angeordnet sein. Die Kanallöcher 115 können in dem ersten Bereich I gebildet sein.
  • Die Hartmaske kann durch beispielsweise einen Veraschungsvorgang und/oder einen Abtragungsvorgang (Strip Process) nach der Bildung der Kanallöcher 115 entfernt werden.
  • Bezugnehmend auf die 9 und 10 ist in beispielhaften Ausführungsformen die Halbleiterstruktur 117 an einem unteren Abschnitt des Kanallochs 115 gebildet.
  • Beispielsweise kann die Halbleiterstruktur 117 durch einen selektiven epitaktischen Aufwachs (SEG = Selective Epitaxial Growth = Selektiver Epitaktischer Aufwachs)-Vorgang unter Verwendung der oberen Oberfläche des Substrats 100, welche durch das Kanalloch 115 freigelegt ist, als einem Keim gebildet werden. In beispielhaften Ausführungsformen kann eine amorphe Siliziumschicht, welche den unteren Abschnitt des Kanallochs 115 füllt, gebildet werden, und ein epitaktischer Laser-Aufwachs (LEG = Laser Epitaxial Growth = Epitaktischer Laser-Aufwachs)-Vorgang oder ein Festphasen-Epitaxie(SPE = Solid Phase Epitaxy = Festphasen-Epitaxie)-Vorgang kann darauf durchgeführt werden, um die Halbleiterstruktur 117 zu bilden.
  • In beispielhaften Ausführungsformen ist eine obere Oberfläche der Halbleiterstruktur 117 zwischen den Opferschichten 104a und 104b auf zwei unteren Niveaus positioniert.
  • Bezugnehmend auf die 11 und 12 wird in beispielhaften Ausführungsformen die vertikale Kanalstruktur, welche die dielektrische Schichtstruktur 120, den Kanal 122 und die Füllisolierstruktur 124 aufweist, in den Kanalloch 115 gebildet.
  • In beispielhaften Ausführungsformen kann eine dielektrische Schicht entlang Seitenwänden der Kanallöcher 115 und oberen Oberflächen der Halbleiterstruktur 117 und der Formschutzstruktur 110 gebildet werden. Obere und untere Abschnitte der dielektrischen Schicht können durch einen Rückätzvorgang entfernt werden, um die dielektrische Schichtstruktur 120 an der Seitenwand des Kanallochs 115 zu bilden.
  • In beispielhaften Ausführungsformen werden eine Kanalschicht und eine Füllisolierschicht, welche verbleibende Abschnitte der Kanallöcher 115 füllt nacheinander folgend auf der Formschutzschicht 110 gebildet, und obere Abschnitte der Kanalschicht und der Füllisolierschicht können durch beispielsweise einen CMP-Vorgang planarisiert werden, bis die Formschutzschicht 110 und/oder die oberste Isolierzwischenschicht 102g freiliegend sind. Demzufolge werden der Kanal 122 und die Füllisolierstruktur 124, welche das Kanalloch 115 füllt, auf der Halbleiterstruktur 117 gebildet.
  • In beispielhaften Ausführungsformen wird die dielektrische Schicht durch ein nacheinander folgendes Bilden einer Sperrschicht, einer Ladungsspeicherschicht und einer Tunnelisolierschicht gebildet. Die Sperrschicht kann aus beispielsweise Siliziumoxid oder Metalloxid gebildet sein. Die Ladungsspeicherschicht kann aus einem Nitrid wie beispielsweise Siliziumnitrid oder einem Metalloxid gebildet sein. Die Tunnelisolierschicht kann aus einem Oxid wie beispielsweise Siliziumoxid gebildet sein. Beispielsweise kann die dielektrische Schicht als eine Oxid-Nitrid-Oxid (ONO = Oxyde-Nitride-Oxyde = Oxid-Nitrid-Oxid)-Schichtstruktur gebildet sein. Die Sperrschicht, die Ladungsspeicherschicht und die Tunnelisolierschicht können gebildet sein durch beispielsweise einen CVD-Vorgang, einen PECVD-Vorgang, einen ALD-Vorgang etc.
  • Die Kanalschicht kann aus Polysilizium oder amorphem Silizium gebildet sein. In beispielhaften Ausführungsformen ist das Polysilizium oder das amorphe Silizium mit Störstellen dotiert. In einer beispielhaften Ausführungsform wird eine Wärmebehandlung oder eine Laserstrahleinstrahlung ferner auf der Kanalschicht durchgeführt. In diesem Fall kann die Kanalschicht transformiert werden, um einkristallines Silizium aufzuweisen. Die Füllisolierschicht kann gebildet werden aus beispielsweise Siliziumoxid oder Siliziumnitrid. Die Kanalschicht und die Füllisolierschicht können gebildet werden durch beispielsweise einen CVD-Vorgang, einen PECVD-Vorgang, einen ALD-Vorgang, einen PVD-Vorgang, einen Sputter-Vorgang etc.
  • Die dielektrische Schichtstruktur 120 kann beispielsweise eine Halm-Form haben oder eine zylindrische Schalenform, welche eine äußere Seitenwand des Kanals 122 umgibt. Der Kanal 122 kann beispielsweise im Wesentlichen eine Tassenform haben. Die Füllisolierstruktur 124 kann beispielsweise eine Säulenform haben, welche in den Kanal 122 eingeführt ist. In beispielhaften Ausführungsformen kann die Bildung der Füllisolierschicht ausgelassen sein und der Kanal 122 kann eine Säulenform haben, welches das Kanalloch 115 füllt.
  • Bezugnehmend auf die 13 und 14 wird in beispielhaften Ausführungsformen die Kontaktstelle 126, welche einen oberen Abschnitt des Kanallochs 115 bedeckt, gebildet.
  • Beispielsweise können obere Abschnitte der dielektrischen Schichtstruktur 120 des Kanals 122 und der Füllisolierstruktur 124 teilweise entfernt werden durch beispielsweise einen Rückätzvorgang, um eine Aussparung zu bilden. In beispielhaften Ausführungsformen wird eine Kontaktstellenschicht auf der dielektrischen Schichtstruktur 120, dem Kanal 122, der Füllisolierstruktur 124, der obersten Isolierzwischenschicht 102g und der Formschutzschicht 110 gebildet, um die Aussparung ausreichend zu füllen. Beispielsweise kann die Kontaktstellenschicht die Aussparung in einer ausreichenden Art und Weise füllen derart, dass, wenn die Kontaktstelle 126 gebildet wird, eine obere Oberfläche der Kontaktstelle 126 im Wesentlichen koplanar mit einer oberen Oberfläche der Schicht ist, in welcher sie gebildet ist (beispielsweise der Isolierzwischenschicht 102g in den 13 und 14). Ein oberer Abschnitt der Kontaktstellenschicht kann durch beispielsweise einen CMP-Vorgang planarisiert werden, bis die Formschutzschicht 130 und/oder die oberste Isolierzwischenschicht 102g freiliegend sind, um die Kontaktstelle 126 aus einem verbleibenden Abschnitt der Kontaktstellenschicht zu bilden.
  • Die Kontaktstellenschicht kann gebildet werden unter Verwendung von beispielsweise Polysilizium. In beispielhaften Ausführungsformen ist das Polysilizium mit n-Typ Störstellen durch beispielsweise einen Sputter-Vorgang oder einen ALD-Vorgang dotiert. In einer beispielhaften Ausführungsform wird eine vorübergehende Kontaktstellenschicht, welche amorphes Silizium aufweist, gebildet, und ein Kristallisierungsvorgang wird darauf durchgeführt, um die Kontaktstellenschicht zu bilden.
  • Gemäß der Anordnung der Kanalloch-Reihe kann eine Mehrzahl der Kontaktstellen 126 eine Kontaktstellenreihe in der obersten Isolierzwischenschicht 102g definieren und eine Mehrzahl der Kontaktstellenreihen kann entlang der dritten Richtung gebildet werden. Eine Kanalreihe kann unter der Kontaktstellenreihe definiert sein und eine Mehrzahl der Kanalreihen kann entlang der dritten Richtung angeordnet sein.
  • In beispielhaften Ausführungsformen ist die erste obere Isolierschicht 130 auf der obersten Isolierzwischenschicht 102, den Kontaktstellen 126 und der Formschutzschicht 110 gebildet. Die erste obere Isolierschicht 130 kann gebildet sein aus beispielsweise Siliziumdioxid durch einen CVD-Vorgang, einen Rotationsbeschichtungs-Vorgang etc.
  • Bezugnehmend auf die 15 und 16 wird in beispielhaften Ausführungsformen eine Öffnung 135, welche die gestufte Formstruktur schneidet, gebildet.
  • Beispielsweise wird in beispielhaften Ausführungsformen eine Hartmaske, welche teilweise die erste obere Isolierschicht 130 zwischen einigen der Kanalreihen, welche in der dritten Richtung benachbart sind, freilegt, gebildet. Die erste obere Isolierschicht 130, die Formschutzschicht 110, die Isolierzwischenschichten 102 und die Opferschichten 104 können teilweise durch beispielsweise einen Trockenätzvorgang unter Verwendung der Hartmaske als einer Ätzmaske geätzt werden, um die Öffnung 135 zu bilden. Die Hartmaske kann geformt werden unter Verwendung beispielsweise eines Fotolackmaterials oder eines SOH-Materials. Die Hartmaske kann durch beispielsweise einen Veraschungsvorgang und/oder einen Abtragungsvorgang nach der Bildung der Öffnung 135 entfernt werden.
  • Die Öffnung 135 erstreckt sich in der zweiten Richtung und eine Mehrzahl der Öffnungen 135 kann entlang der dritten Richtung gebildet werden. Die vorbestimmte Anzahl der Kanalreihen kann zwischen den Öffnungen 135, welche in der dritten Richtung benachbart sind, angeordnet werden. Beispielsweise sind, wie in 15 veranschaulicht ist, in beispielhaften Ausführungsformen vier Kanalreihen zwischen den benachbarten Öffnungen 135 enthalten. Beispielhafte Ausführungsformen des erfinderischen Konzepts sind jedoch nicht darauf beschränkt. Beispielsweise kann in beispielhaften Ausführungsformen die Anzahl der Kanalreihen zwischen den Öffnungen 135 angemessen unter Berücksichtung eines Schaltungsdesigns oder eines Integrationsgrads der vertikalen Speichervorrichtung angepasst werden.
  • Wie in 16 veranschaulicht ist, werden in beispielhaften Ausführungsformen nach der Bildung der Öffnung 135 die Isolierzwischenschichten 102 und die Opferschichten 104 in Isolierzwischenschichtstrukturen 106 (beispielsweise 106a bis 106g) und Opferstrukturen 108 (beispielsweise 108a bis 108f) geändert. Die Isolierzwischenschichtstruktur 106 und die Opferstruktur 108 auf jedem Niveau können beispielsweise eine Plattenform haben, welche sich in der zweiten Richtung erstreckt. Die obere Oberfläche des Substrats 100 und Seitenwände der Isolierzwischenschichtstrukturen 106 und der Opferstrukturen 108 sind durch die Öffnung 135 freiliegend.
  • Bezugnehmend auf die 17 und 18 werden in beispielhaften Ausführungsformen die Opferstrukturen 108, welche durch die Öffnung 135 freigelegt sind, entfernt. In beispielhaften Ausführungsformen können die Opferstrukturen 108 durch einen Nassätzvorgang unter Verwendung beispielsweise von Phosphorsäure entfernt werden, welche eine Ätzselektivität für Siliziumnitrid als eine Ätzmittellösung hat.
  • Ein Spalt 140 wird durch einen Raum, von welchem die Opferstruktur 108 entfernt wird, zwischen den Isolierzwischenschichtstrukturen 106, welche in der ersten Richtung benachbart sind, definiert. Eine Seitenwand der vertikalen Kanalstruktur (beispielsweise eine Seitenwand der dielektrischen Schichtstruktur 120) kann teilweise durch den Spalt 140 freigelegt sein. In beispielhaften Ausführungsformen ist eine Seitenwand der Halbleiterstruktur 117 durch einen untersten Spalt 140 freiliegend bzw. freigelegt.
  • Bezugnehmend auf die 19 und 20 werden in beispielhaften Ausführungsformen die Grenzflächenschicht 143 und eine Gateleitung 145 (beispielsweise 145a bis 145f) in jedem Spalt 140 gebildet.
  • In beispielhaften Ausführungsformen wird die Grenzflächenschicht 143 auf Oberflächen der Isolierzwischenschichtstrukturen 106 und der Formschutzschicht 110, welche den Spalt 140 definieren, und der äußeren Seitenwand der dielektrischen Schichtstruktur 120 gebildet. Eine unterste Grenzflächenschicht 143 kann in Kontakt mit der Seitenwand der Halbleiterstruktur 117 sein.
  • In beispielhaften Ausführungsformen ist die Grenzflächenschicht 143 auf den Seitenwänden der Isolierzwischenschichtstruktur 106, welche durch die Öffnung 135 freigelegt ist, gebildet.
  • Die Grenzflächenschicht 143 kann aus einem Metalloxid und/oder einem Metallnitrid durch beispielsweise einen ALD-Vorgang, einen Sputter-Vorgang etc. gebildet werden.
  • In beispielhaften Ausführungsformen ist eine Gateelektrodenschicht, welche die Spalte 140 ausreichend füllt und wenigstens teilweise die Öffnung 135 füllt, auf der Grenzflächenschicht 143 gebildet. Die Gateelektrodenschicht kann ebenso auf einer oberen Oberfläche der ersten oberen Isolierschicht 130 gebildet sein.
  • Die Gateelektrodenschicht kann unter Verwendung eines Metalls oder eines Metallnitrids gebildet werden. Beispielsweise kann die Gateelektrodenschicht aus einem Metall wie beispielsweise Wolfram, Aluminium, Kupfer, Titan oder Tantal oder einem Nitrid des Metalls gebildet werden. In einer beispielhaften Ausführungsform kann die Gateelektrodenschicht als eine Mehrschichtstruktur gebildet werden, welche eine Sperrschicht, welche aus einem Metallnitrid gebildet ist, und eine Metallschicht aufweist.
  • Die Gateelektrodenschicht kann durch beispielsweise einen CVD-Vorgang, einen PECVD-Vorgang, eine ALD-Vorgang, einen PVD-Vorgang, einen Sputter-Vorgang etc. gebildet werden.
  • In beispielhaften Ausführungsformen wird die Gateelektrodenschicht teilweise entfernt, um die Gateleitung 155 in dem Spalte 140 auf jedem Niveau zu bilden.
  • Ein oberer Abschnitt der Gateelektrodenschicht kann planarisiert werden durch beispielsweise einen CMP-Vorgang bis die erste obere Isolierschicht 130 freiliegend ist. Abschnitte der Gateelektrodenschicht, welche in der Öffnung 135 und auf der oberen Oberfläche des Substrats 100 gebildet sind, können zusätzlich geätzt werden, um die Gateleitungen 145 zu erhalten.
  • Die Gateleitungen 145 können die GSL (beispielsweise die Gateleitung 145a), die Wortleitungen (beispielsweise die Gateleitungen 145b bis 145e) und die SSL (beispielsweise die Gateleitung 145f) nacheinander folgend von der oberen Oberfläche des Substrats 100 gestapelt und voneinander in der ersten Richtung beabstandet aufweisen. Die Anzahl der Niveaus, bei welchen die GSL, die Wortleitungen und die SSL gebildet sind, können in beispielhaften Ausführungsformen unter Berücksichtung eines Schaltungsdesigns und einer Kapazität der vertikalen Speichervorrichtung erhöht sein.
  • Eine Gateleitungsstapelstruktur kann durch die Gateleitungen 145, die Isolierzwischenschichtstrukturen 106 und die Kanalreihen, welche in den Gateleitungen 145 und den Isolierzwischenschichtstrukturen 106 enthalten sind, definiert sein. Eine Mehrzahl der Gateleitungsstapelstrukturen können entlang der dritten Richtung angeordnet sein und voneinander durch die Öffnungen 135 beabstandet sein.
  • Bezugnehmend auf die 21 und 22 wird in beispielhaften Ausführungsformen ein Ionenimplantationsvorgang durchgeführt, um den Störstellenbereich 103 an einem oberen Abschnitt des Substrats 100, welcher durch die Öffnung 135 freigelegt ist, zu bilden. Der Störstellenbereich 103 erstreckt sich der zweiten Richtung an dem oberen Abschnitt des Substrats 100.
  • In beispielhaften Ausführungsformen werden die Isolierstruktur 150 und die leitfähige Leitung 155, welche die Öffnung 135 Pillen, auf dem Störstellenbereich 103 gebildet.
  • Beispielsweise wird in beispielhaften Ausführungsformen eine Isolierschicht, welche Siliziumoxid aufweist, entlang der oberen Oberfläche der ersten oberen Isolierschicht 130 und den Seitenwänden und den Böden der Öffnung 135 gebildet. Abschnitte der Isolierschicht, welche auf der oberen Oberfläche der ersten oberen Isolierschicht 130 und den Böden der Öffnunge 135 gebildet werden, werden beispielsweise durch einen CMP-Vorgang und/oder einen Rückätzvorgang entfernt, um die Isolierstrukturen 150 zu bilden. Eine leitfähige Schicht, welche einen verbleibenden Abschnitt der Öffnung 135 füllt, wird auf der ersten oberen Isolierschicht 130 gebildet, und ein oberer Abschnitt der leitfähigen Schicht wird durch einen CMP-Vorgang planarisiert, um die leitfähige Leitung 155 zu bilden. Die leitfähige Schicht kann beispielsweise aus einem Metall, einem Metallsilizid und/oder dotiertem Polysilizium durch einen Sputtervorgang oder eine ALD-Vorgang gebildet werden.
  • In beispielhaften Ausführungsformen erstrecken sich die leitfähige Leitung 155 und die Isolierstruktur 150 durch die erste obere Isolierschicht 130 und die Gateleitungsstapelstrukturen und erstrecken sich in der zweiten Richtung in der Öffnung 135. In beispielhaften Ausführungsformen dient die leitfähige Leitung 155 als eine CSL der vertikalen Speichervorrichtung und sie ist von den Gateleitungen 145 durch die Isolierstruktur 150 isoliert.
  • Bezugnehmend auf die 23A, 23B, 24 und 25 werden in beispielhaften Ausführungsformen die zweite obere Isolierschicht 160, welche die leitfähige Leitung 155 bedeckt, und die Isolierschicht 150 auf der ersten oberen Isolierschicht 130 gebildet. Der Bitleitungskontakt 162 wird durch die zweite obere Isolierschicht 160 und die erste obere Isolierschicht 130 auf den ersten Bereich I gebildet, um elektrisch mit der Kontaktstelle 126 verbunden zu sein. Ein erster Kontakt 165 (beispielsweise 165a bis 165f) wird durch die zweite obere Isolierschicht 160, die erste obere Isolierschicht 130 und die Formschutzschicht 110 auf dem zweiten Bereich II gebildet, um elektrisch mit der Gateleitung 165 auf jedem Niveau verbunden zu sein.
  • Wie in 23A veranschaulicht ist, können die ersten Kontakte 165 in einer Zickzack-Konfiguration entlang der zweiten Richtung in einer Draufsicht gebildet sein. Demzufolge kann ein Abstand zwischen den benachbarten ersten Kontakten 165 erhöht sein, so dass eine Prozessmarge zum Bilden der ersten Kontakte 165 zusätzlich erhalten wird.
  • In beispielhaften Ausführungsformen sind, wie in 23B veranschaulicht ist, die ersten Kontakte 166 in einer im Wesentlichen geraden Linie entlang der zweiten Richtung in einer Draufsicht angeordnet.
  • Hierin nachstehend werden nachfolgende Vorgänge und Elemente unter Bezugnahme auf die Struktur, welche in 23A veranschaulicht ist, beschrieben werden.
  • In beispielhaften Ausführungsformen erstreckt sich der erste Kontakt 165f, welcher elektrisch beispielsweise mit der SSL 145f verbunden ist, durch die zweite obere Isolierschicht 160, die erste obere Isolierschicht 130 und die oberste Isolierzwischenschichtstruktur 106g. Die ersten Kontakte 165 können sich ebenso durch die Grenzflächenschicht 143 auf jedem Niveau erstrecken.
  • In beispielhaften Ausführungsformen werden Kontaktlöcher zum Bilden der Bitleitungskontakte 162 und der ersten Kontakte 165 gleichzeitig durch beispielsweise im Wesentlichen denselben Fotolithographievorgang gebildet. Eine erste leitfähige Schicht, welche die Kontaktlöcher ausreichend füllt, kann gebildet werden, und ein oberer Abschnitt der ersten leitfähigen Schicht kann durch beispielsweise einen CMP-Vorgang planarisiert werden, bis die zweite obere Isolierschicht 160 freiliegend ist, um den Bitleitungskontakt 162 und die ersten Kontakte 165 gleichzeitig zu bilden.
  • Wie in den 23A und 23B veranschaulicht ist, ist in beispielhaften Ausführungsformen ein erster Kontakt 165 pro Gateleitung 145 auf jedem Niveau in der Gateleitungsstapelstruktur gebildet.
  • Bezugnehmend auf die 26 bis 28 sind in beispielhaften Ausführungsformen eine Bitleitung 172 und eine gemeinsame Verdrahtung 175 auf der zweiten Isolierzwischenschicht 160 gebildet.
  • Beispielsweise ist in beispielhaften Ausführungsformen eine zweite leitfähige Schicht auf der zweiten Isolierzwischenschicht 160 gebildet. Die zweite leitfähige Schicht kann linear entlang der dritten Richtung geätzt werden, um die Bitleitungen 172 und die gemeinsamen Verdrahtungen 175 (beispielsweise 175a bis 175f) zu bilden.
  • In beispielhaften Ausführungsformen erstreckt sich die Bitleitung 172 in der dritten Richtung auf dem ersten Bereich I und ist elektrisch mit einer Mehrzahl der Bitleitungskontakte 162 verbunden. Eine Mehrzahl der Bitleitungen 172 kann entlang der zweiten Richtung auf dem ersten Bereich I gebildet sein.
  • In beispielhaften Ausführungsformen erstreckt sich die gemeinsame Verdrahtung 175 in der dritten Richtung und ist elektrisch mit den ersten Kontakten 165 verbunden, welche auf den Gateleitungen 145, platziert auf demselben Niveau und enthalten in den unterschiedlichen Gateleitungsstapelstrukturen gebildet sein können. Eine Mehrzahl der gemeinsamen Verdrahtungen 175 kann entlang der zweiten Richtung auf dem zweiten Bereich II gebildet sein.
  • In beispielhaften Ausführungsformen sind die gemeinsamen Verdrahtungen 175 nacheinanderfolgend entlang der zweiten Richtung von der gemeinsamen Verdrahtung 175f, welche mit der SSL 145f verbunden ist, zu der gemeinsamen Verdrahtung 175a angeordnet, welche mit der GSL 145a verbunden ist.
  • Bezugnehmend auf die 29 bis 31 ist in beispielhaften Ausführungsformen die dritte obere Isolierschicht 170, welche die Bitleitung 172 und die gemeinsame Verdrahtung 175 bedeckt, auf der zweiten oberen Isolierschicht 160 bildet. Zweite Kontakte 180 sind durch die dritte obere Isolierschicht 170 gebildet, um in Kontakt mit einigen gemeinsamen Verdrahtungen 175 (beispielsweise 175a, 175b und 175c) der gemeinsamen Verdrahtungen 175 zu sein. Erste Signalverdrahtungen 185 (beispielsweise 185a, 185b und 185c) sind auf der dritten oberen Isolierschicht 170 gebildet, um elektrisch mit den gemeinsamen Verdrahtungen 175 (beispielsweise 175a, 175b und 175c) über die zweiten Kontakte 180 verbunden zu sein.
  • In beispielhaften Ausführungsformen ist ein zweiter Kontakt 180 pro jeder der einigen der gemeinsamen Verdrahtungen (beispielsweise 175a, 175b und 175c) gebildet. Eine dritte leitfähige Schicht kann auf der dritten oberen Isolierschicht 170 und den zweiten Kontakten 180 gebildet sein. Die dritte leitfähige Schicht kann entlang der zweiten Richtung geätzt werden, um die erste Signalverdrahtung 185 zu bilden, welche elektrisch mit jedem zweiten Kontakt 180 verbunden ist.
  • Beispielsweise sind in beispielhaften Ausführungsformen die ersten Signalverdrahtungen 185 elektrisch mit einigen der Gateleitungen 145 verbunden, welche in der Gateleitungsstapelstruktur enthalten sind, und zwar über gemeinsame Verdrahtungen 175. Beispielsweise können die ersten Signalverdrahtungen 185 elektrisch mit der GSL 145a und einigen Wortleitungen 145b und 145c verbunden sein.
  • Bezugnehmend auf die 32 bis 34 ist in beispielhaften Ausführungsformen eine vierte obere Isolierschicht 190, welche die ersten Signalverdrahtungen 185 bedeckt, auf der dritten oberen Isolierschicht 170 gebildet. Dritte Kontakte 187 sind durch die vierte obere Isolierschicht 190 und die dritte obere Isolierschicht 170 gebildet, um auf verbleibenden gemeinsamen Verdrahtungen 175 (beispielsweise 175d, 175e und 175f) mit Ausnahme der einigen gemeinsamen Verdrahtungen (beispielsweise 175a, 175b und 175c), welche die zweiten Kontakte 180 kontaktieren, angeordnet zu sein. Zweite Signalverdrahtungen 195 (beispielsweise 195d, 195e und 195f), welche elektrisch mit den verbleibenden gemeinsamen Verdrahtungen 175 über die dritten Kontakte 187 verbunden sind, sind auf der vierten oberen Isolierschicht 190 gebildet.
  • In beispielhaften Ausführungsformen ist ein dritter Kontakt 187 pro jeder der verbleibenden gemeinsamen Verdrahtungen 175d, 175e und 175f gebildet. Eine vierte leitfähige Schicht kann auf der vierten oberen Isolierschicht 190 und den dritten Kontakten 187 gebildet sein. Die vierte leitfähige Schicht kann entlang der zweiten Richtung strukturiert sein, um die zweite Signalverdrahtung 195, welche elektrisch mit jedem dritten Kontakt 187 verbunden ist, zu bilden.
  • Beispielsweise sind in beispielhaften Ausführungsformen die zweiten Signalverdrahtungen 195 elektrisch mit verbleibenden Gateleitungen 145 verbunden, welche in der Gateleitungsstapelstruktur enthalten sind, mit Ausnahme der Gateleitungen 145, welche mit den ersten Signalverdrahtungen 185 über die gemeinsamen Verdrahtungen 175 verbunden sind. Beispielsweise können die zweiten Signalverdrahtungen 195 elektrisch mit der SSL 145f und oberen Wortleitungen 145e und 145d verbunden sein.
  • Die zweite bis vierte obere Isolierschicht 160, 170 und 190 kann aus einem siliziumoxid-basierten Material, im Wesentlichen dem gleichen oder ähnlich zu demjenigen der ersten oberen Isolierschicht 130 durch beispielsweise einen CVD-Vorgang oder einen Rotationsbeschichtungs-Vorgang gebildet sein. Die erste bis vierte leitfähige Schicht kann aus einem Metall wie beispielsweise Wolfram oder Kupfer durch einen Sputter-Vorgang, einen ALD-Vorgang etc. gebildet sein.
  • Gemäß beispielhaften Ausführungsformen, wie sie obenstehend beschrieben sind, können die Signalverdrahtungen 185 und 195 auf unterschiedlichen Niveaus unter Verwendung der gemeinsamen Verdrahtung 175 unterteilt und gebildet sein. Demnach kann eine Strukturierungsmarge zum Bilden der Signalverdrahtungen 185 und 195 erhalten werden, und die vertikale Speichervorrichtung, welche die erhöhte Anzahl der Gateleitungen aufweist, kann gebildet werden.
  • 35 ist eine Querschnittsansicht, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht. 35 veranschaulicht einen oberen Abschnitt der vertikalen Speichervorrichtung, welche eine Verdrahtungsstruktur gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts aufweist. Zur Zweckmäßigkeit der Erklärung kann eine weitere Beschreibung von Elementen und/oder Konfigurationen, welche im Wesentlichen dieselben sind oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 1A, 1B, 2 und 3 veranschaulicht sind, hierin ausgelassen werden.
  • Bezugnehmend auf 35 weist, wie ebenso unter Bezugnahme auf die 1A, 1B, 2 und 3 beschrieben ist, in beispielhaften Ausführungsformen die Verdrahtungsstruktur einen ersten bis dritten Kontakt 165, 180 und 187, eine gemeinsame Verdrahtung 175, eine erste Signalverdrahtung 185 und eine zweite Signalverdrahtung 195 auf. Die gemeinsame Verdrahtung 175, die erste Signalverdrahtung 185 und die zweite Signalverdrahtung 195 können auf unterschiedlichen Niveaus platziert sein. Beispielsweise sind in beispielhaften Ausführungsformen die gemeinsame Verdrahtung 175, die erste Signalverdrahtung 185 und die zweite Signalverdrahtung 195 jeweils auf einer zweiten oberen Isolierschicht 160, einer dritten oberen Isolierschicht 170 und einer vierten oberen Isolierschicht 190 angeordnet.
  • In beispielhaften Ausführungsformen ist eine Bitleitung 173 auf einem unterschiedlichen Niveau von demjenigen der gemeinsamen Verdrahtung 175 platziert. In beispielhaften Ausführungsformen ist die Bitleitung 173 auf einem höheren Niveau platziert als demjenigen der gemeinsamen Verdrahtung 175 und auf einem niedrigeren Niveau als demjenigen der zweiten Signalverdrahtung 195.
  • In einer beispielhaften Ausführungsform kann, wie in 35 veranschaulicht ist, die Bitleitung 173 auf demselben Niveau wie demjenigen der ersten Signalverdrahtung 185 platziert sein. Beispielsweise ist in einer beispielhaften Ausführungsform die Bitleitung 173 auf der dritten oberen Isolierschicht 170 angeordnet und ist durch die vierte obere Isolierschicht 190 bedeckt. In diesem Fall kann sich ein Bitleitungskontakt 163 durch die dritte bis erste obere Isolierschicht 170, 160 und 130 erstrecken, um in Kontakt mit einer Kontaktstelle 126 zu sein.
  • In beispielhaften Ausführungsformen können nach dem Bilden der gemeinsamen Verdrahtungen 175 und der dritten oberen Isolierschicht 170 der Bitleitungskontakt 163 und der zweite Kontakt 180 durch im Wesentlichen denselben Fotolithographievorgang und Abscheidungsvorgang gebildet werden. Nachfolgend können die Bitleitung 173 und die erste Signalverdrahtung 185 aus derselben leitfähigen Schicht und durch im Wesentlichen denselben Strukturierungsvorgang gebildet werden.
  • 36 ist eine Querschnittsansicht, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht. 36 veranschaulicht einen oberen Abschnitt der vertikalen Speichervorrichtung, welche eine Verdrahtungsstruktur gemäß einer beispielhaften Ausführungsform aufweist. Zur Zweckmäßigkeit einer Erklärung kann eine weitere Beschreibung von Elementen und/oder Konfigurationen, welche im Wesentlichen gleich oder ähnlich zu denjenigen sind, welche unter Bezugnahme auf die 1A, 1B, 2 und 3 veranschaulicht sind, hierin ausgelassen werden.
  • Bezugnehmend auf 36 weist, wie ebenso unter Bezugnahme auf die 1A, 1B, 2 und 3 beschrieben ist, in beispielhaften Ausführungsformen die Verdrahtungsstruktur einen ersten bis dritten Kontakt 165, 180 und 187, eine gemeinsame Verdrahtung 175, eine erste Signalverdrahtung 185 und eine zweite Signalverdrahtung 195 auf. Die gemeinsame Verdrahtung 175, die erste Signalverdrahtung 185 und die zweite Signalverdrahtung 195 können auf unterschiedlichen Niveaus platziert sein. Beispielsweise sind in beispielhaften Ausführungsformen die gemeinsame Verdrahtung 175, die erste Signalverdrahtung 185 und die zweite Signalverdrahtung 195 jeweils auf einer zweiten oberen Isolierschicht 160, einer dritten oberen Isolierschicht 170 und einer vierten oberen Isolierschicht 190 angeordnet.
  • In beispielhaften Ausführungsformen ist eine Bitleitung 174 auf einem unterschiedlichen Niveau von demjenigen der gemeinsamen Verdrahtung 175 platziert.
  • In beispielhaften Ausführungsformen ist die Bitleitung 174 auf einem höheren Niveau platziert als demjenigen der gemeinsamen Verdrahtung 175 und der ersten Signalverdrahtung 185.
  • In einer beispielhaften Ausführungsform ist, wie in 36 veranschaulicht ist, die Bitleitung 174 auf demselben Niveau platziert wie demjenigen der zweiten Signalverdrahtung 195. Beispielsweise kann die Bitleitung 174 auf der vierten oberen Isolierschicht 190 angeordnet sein. In diesem Fall kann sich ein Bitleitungskontakt 164 durch die erste bis vierte Isolierschicht 190, 170, 160 und 130 erstrecken, um in Kontakt mit einer Kontaktstelle 126 zu sein.
  • In beispielhaften Ausführungsformen kann nach dem Bilden der ersten Signalverdrahtungen 185 und der vierten oberen Isolierschicht 190 der Bitleitungskontakt 164 und der dritte Kontakt 187 durch im Wesentlichen denselben Fotolithographievorgang und Abscheidungsprozess gebildet werden. Nachfolgend können die Bitleitung 174 und die zweite Signalverdrahtung 195 aus derselben leitfähigen Schicht und durch im Wesentlichen denselben Strukturierungsvorgang gebildet werden.
  • 37 ist eine Querschnittsansicht, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht. 37 veranschaulicht einen oberen Abschnitt der vertikalen Speichervorrichtung, welche eine Verdrahtungsstruktur aufweist. Zur Zweckmäßigkeit der Erklärung kann eine weitere Beschreibung von Elementen und/oder Konfigurationen, welche im Wesentlichen dieselben oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 1A, 1B, 2 und 3 veranschaulicht sind, hierin ausgelassen werden.
  • Bezugnehmend auf 37 erstreckt sich, wie ebenso unter Bezugnahme auf die 1A, 1B, 2 und 3 beschrieben ist, in beispielhaften Ausführungsformen ein Bitleitungskontakt 162 durch eine zweite obere Isolierschicht 160 und eine erste obere Isolierschicht 130, um auf einer Kontaktstelle 126 angeordnet zu sein. Eine Bitleitung 172 ist auf der zweiten oberen Isolierschicht 160 angeordnet, um elektrisch mit der Kontaktstelle 126 über den Bitleitungskontakt 162 verbunden zu sein.
  • In beispielhaften Ausführungsformen weist die Verdrahtungsstruktur erste Kontakte 265 (beispielsweise 265a bis 265f, zweite Kontakte 280, dritte Kontakte 287, gemeinsame Verdrahtungen 275 (beispielsweise 275a bis 275f, eine erste Signalverdrahtung 285 und eine zweite Signalverdrahtung 295 auf. Die erste und zweite Signalverdrahtung 285 und 295 sind elektrisch mit den gemeinsamen Verdrahtungen 275 jeweils über den zweiten und dritten Kontakt 280 und 287 verbunden. Die gemeinsame Verdrahtung 275, die erste Signalverdrahtung 285 und die zweite Signalverdrahtung 295 können auf unterschiedlichen Niveaus platziert sein. Beispielsweise sind in beispielhaften Ausführungsformen die gemeinsamen Verdrahtungen 275 und die erste Signalverdrahtung 285 jeweils auf einer dritten oberen Isolierschicht 170 und einer vierten oberen Isolierschicht 190 angeordnet. In beispielhaften Ausführungsformen ist eine fünfte obere Isolierschicht 200 ferner auf der vierten oberen Isolierschicht 190 gebildet und die zweite Signalverdrahtung 295 ist auf der fünften oberen Isolierschicht 200 angeordnet.
  • In beispielhaften Ausführungsformen wird nach dem Bilden der Bitleitung 172 die dritte obere Isolierschicht 170, welche die Bitleitung 172 bedeckt, gebildet. Nachfolgend können die ersten Kontakte 265 durch die dritte bis erste obere Isolierschicht 170, 160 und 130 gebildet werden, und eine Formschutzschicht 110 und die gemeinsame Verdrahtung 275, welche elektrisch mit den ersten Kontakten 265 verbunden ist, kann auf der dritten oberen Isolierschicht 170 gebildet werden. Die zweiten und dritten Kontakte 280 und 287 und die ersten und zweiten Signalverdrahtungen 285 und 295 können durch Aufbauvorgänge gebildet werden, welche im Wesentlichen die gleichen sind oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 29 bis 34 veranschaulicht sind.
  • Demzufolge sind in beispielhaften Ausführungsformen die gemeinsame Verdrahtung 275, die erste Signalverdrahtung 285 und die zweite Signalverdrahtung 295 auf höheren Niveaus platziert als demjenigen der Bitleitung 172.
  • Wie unter Bezugnahme auf die 35 bis 37 beschrieben ist, kann in beispielhaften Ausführungsformen eine Platzierung/ein Niveau der Bitleitung angemessen unter Berücksichtigung von Strukturierungszweckmäßigkeiten und einer betrieblichen Zuverlässigkeit der vertikalen Speichervorrichtung angepasst werden. In beispielhaften Ausführungsformen wird die Bitleitung auf einem höheren Niveau gebildet als demjenigen der zweiten Signalverdrahtung 195.
  • Die 38 bis 40 sind Draufsichten und Querschnittsansichten, welche eine vertikale Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulichen. Genauer ist 38 eine Draufsicht, welche die vertikale Speichervorrichtung veranschaulicht. Die 39 und 40 sind Querschnittsansichten, aufgenommen entlang einer Linie II-II' der 38.
  • Bezugnehmend auf die 38 und 39 ist in beispielhaften Ausführungsformen eine Verdrahtungsstruktur im Wesentlichen dieselbe oder ähnlich zu derjenigen, welche unter Bezugnahme auf die 1A, 1B, 2 und 3 veranschaulicht ist, auf einem zweiten Bereich II und einem dritten Bereich III der vertikalen Speichervorrichtung angeordnet.
  • In beispielhaften Ausführungsformen weist die Verdrahtungsstruktur erste Kontakte 165 (beispielsweise 165a bis 165f), welche mit jeweiligen Gateleitungen 145 (beispielsweise 145a bis 145f) verbunden sind, zweite und dritte Kontakte 180 und 187, gemeinsame Verdrahtungen 175 (beispielsweise 175a bis 175f), erste Signalverdrahtungen 185 (beispielsweise 185a, 185b und 185c) und zweite Signalverdrahtungen 195 (beispielsweise 195d, 195e und 195f) auf. Die gemeinsame Verdrahtung 175, die erste Signalverdrahtung 185 und die zweite Signalverdrahtung 195 können auf unterschiedlichen Niveaus platziert sein. Beispielsweise sind in beispielhaften Ausführungsformen die gemeinsame Verdrahtung 175, die erste Signalverdrahtung 185 und die zweite Signalverdrahtung 195. jeweils auf einer zweiten oberen Isolierschicht 160, einer dritten oberen Isolierschicht 170 und einer vierten oberen Isolierschicht 190 angeordnet.
  • In beispielhaften Ausführungsformen sind Bitleitungen auf unterschiedlichen Niveaus verteilt. In beispielhaften Ausführungsformen weisen die Bitleitungen beispielsweise eine erste Bitleitung 172a und eine zweite Bitleitung 172b auf. Die zweite Bitleitung 172b ist auf einem höheren Niveau platziert als demjenigen der ersten Bitleitung 172a.
  • In beispielhaften Ausführungsformen ist die erste Bitleitung 172 auf demselben Niveau wie demjenigen der gemeinsamen Verdrahtung 175 platziert. In diesem Fall ist, wie in 39 veranschaulicht ist, die erste Bitleitung 172a auf der zweiten oberen Isolierschicht 160 angeordnet.
  • Beispielsweise kann in beispielhaften Ausführungsformen ein erster Bitleitungskontakt 162a zusammen mit den ersten Kontakten 165 gebildet sein. Der erste Bitleitungskontakt 162a kann durch die zweite und erste obere Isolierschicht 160 und 130 gebildet sein, um in Kontakt mit einer Kontaktstelle 126 zu sein. Nachfolgend können die erste Bitleitung 172a und die gemeinsame Verdrahtung 175 aus derselben leitfähigen Schicht und durch denselben Ätzvorgang gebildet werden.
  • In beispielhaften Ausführungsformen ist die zweite Bitleitung 172b auf im Wesentlichen demselben Niveau wie demjenigen der ersten Signalverdrahtung 185 platziert. In diesem Fall ist, wie in 39 veranschaulicht ist, die zweite Bitleitung 172b auf der dritten oberen Isolierschicht 170 angeordnet.
  • Beispielsweise kann in beispielhaften Ausführungsformen ein zweiter Bitleitungskontakt 162b zusammen mit den zweiten Kontakten 180 gebildet werden. Der zweite Bitleitungskontakt 162b kann durch die dritte bis erste obere Isolierschicht 170, 160 und 130 gebildet werden, um in Kontakt mit der Kontaktstelle 126 zu sein. Nachfolgend können die zweite Bitleitung 172b und die erste Signalverdrahtung 185 aus derselben leitfähigen Schicht und durch denselben Ätzvorgang gebildet werden.
  • In beispielhaften Ausführungsformen sind, wie in 38 veranschaulicht ist, die erste Bitleitung 172a und die zweite Bitleitung 172b alternierend entlang der zweiten Richtung angeordnet. Demzufolge können die Bitleitungen auf unterschiedlichen Niveaus alternierend entlang der zweiten Richtung angeordnet sein.
  • Bezugnehmend auf 40 sind in beispielhaften Ausführungsformen eine erste Bitleitung 173a und eine zweite Bitleitung 173b jeweils auf der dritten oberen Isolierschicht 170 und der vierten oberen Isolierschicht 190 angeordnet. In diesem Fall sind die erste Bitleitung 173a und die zweite Bitleitung 173b jeweils auf im Wesentlichen denselben Niveaus wie denjenigen der ersten Signalverdrahtung 185 und der zweiten Signalverdrahtung 195 platziert.
  • Beispielsweise kann in beispielhaften Ausführungsformen ein erster Bitleitungskontakt 163a zusammen mit den zweiten Kontakten 180 gebildet werden. Der erste Bitleitungskontakt 163a kann durch die dritte bis erste obere Isolierschicht 170, 160 und 130 gebildet werden, um in Kontakt mit der Kontaktstelle 126 zu sein. Die erste Bitleitung 173a und die erste Signalverdrahtung 185 können aus derselben leitfähigen Schicht und durch denselben Ätzvorgang gebildet werden.
  • Nachfolgend kann ein zweiter Bitleitungskontakt 163b zusammen mit den dritten Kontakten 187 gebildet werden. Der zweite Bitleitungskontakt 163b kann durch die vierte bis erste obere Isolierschicht 190, 170, 160 und 130 gebildet werden, um in Kontakt mit der Kontaktstelle 126 zu sein. Die zweite Bitleitung 173b und die zweite Signalverdrahtung 195 können aus derselben leitfähigen Schicht gebildet werden und durch denselben Ätzvorgang.
  • Gemäß beispielhaften Ausführungsformen, wie sie obenstehend beschrieben sind, sind die Bitleitungen ebenso auf unterschiedlichen Niveaus verteilt, während sie die Signalverdrahtungen bilden, welche mit den Gateleitungen 145 auf verschiedenen Niveaus verbunden sind. Demnach können ein Raum und eine Strukturierungsmarge zum Bilden der Bitleitungen auf dem ersten Bereich I zusätzlich erhalten werden.
  • 41 ist eine Querschnittsansicht, welche einen Peripherieschaltungsbereich einer vertikalen Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts veranschaulicht.
  • Bezugnehmend auf 41 sind in beispielhaften Ausführungsformen erste bis dritte Peripherieschaltungskontakte 350, 380 und 387 und erste bis dritte Peripherieschaltungsverdrahtungen 375, 385 und 395 auf einem Peripherieschaltungsbereich (beispielsweise auf dem dritten Bereich III) gebildet.
  • Beispielsweise erstreckt sich in beispielhaften Ausführungsformen der erste Peripherieschaltungskontakt 350 durch die zweite obere Isolierschicht 160, die erste obere Isolierschicht 130 und die Formschutzschicht 110, um elektrisch mit einem zweiten Störstellenbereich 103a verbunden zu sein. Der zweite Störstellenbereich 103a kann beispielsweise an einem oberen Abschnitt des Substrats 100 des dritten Bereichs III gebildet sein und kann einen Transistor zusammen mit einer Peripherieschaltungs-Gatestruktur definieren.
  • In beispielhaften Ausführungsformen ist die erste Peripherieschaltungsverdrahtung 375 auf der zweiten oberen Isolierschicht 160 angeordnet und ist elektrisch mit dem ersten Peripherieschaltungskontakt 350 verbunden. In beispielhaften Ausführungsformen ist die erste Peripherieschaltungsverdrahtung 375 auf im Wesentlichen demselben Niveau wie demjenigen der gemeinsamen Verdrahtung 175, welche in den 1A, 1B, 2 und 3 veranschaulicht ist, platziert. In einer beispielhaften Ausführungsform kann die erste Peripherieschaltungsverdrahtung 375 von der gemeinsamen Verdrahtung 175 auseinandergelaufen sein.
  • In beispielhaften Ausführungsformen ist der zweite Peripherieschaltungskontakt 380 auf der ersten Peripherieschaltungsverdrahtung 375 in der dritten oberen Isolierschicht 170 angeordnet. Die zweite Peripherieschaltungsverdrahtung 385 kann auf der dritten oberen Isolierschicht 170 angeordnet sein und kann elektrisch mit dem zweiten Peripherieschaltungskontakt 380 verbunden sein. In beispielhaften Ausführungsformen ist die zweite Peripherieschaltungsverdrahtung 385 auf im Wesentlichen demselben Niveau wie demjenigen der ersten Signalverdrahtung 185 platziert, welche in den 1A, 1B, 2 und 3 veranschaulicht ist. In einer beispielhaften Ausführungsform kann die zweite Peripherieschaltungsverdrahtung 385 von der ersten Signalverdrahtung 185 auseinandergelaufen sein.
  • In beispielhaften Ausführungsformen ist der dritte Umfangsschaltungskontakt 387 auf der zweiten Umfangsschaltungsverdrahtung 385 in der vierten oberen Isolierschicht 190 angeordnet. Die dritte Peripherieschaltungsverdrahtung 395 kann auf der vierten oberen Isolierschicht 190 angeordnet sein und kann elektrisch mit dem dritten Peripherieschaltungskontakt 387 verbunden sein. In beispielhaften Ausführungsformen ist die dritte Peripherieschaltungsverdrahtung 395 auf im Wesentlichen demselben Niveau wie demjenigen der zweiten Signalverdrahtung 195 platziert, welche in den 1A, 1B, 2 und 3 veranschaulicht ist. In einer beispielhaften Ausführungsform kann die dritte Peripherieschaltungsverdrahtung 395 von der zweiten Signalverdrahtung 195 auseinandergelaufen sein.
  • Gemäß den beispielhaften Ausführungsformen, wie sie obenstehend beschrieben sind, können die Peripherieschaltungsverdrahtungen, welche mit dem Signalverdrahtungen verbunden sind, ebenso auf unterschiedlichen Niveaus verteilt sein, während sie die Signalverdrahtungen auf unterschiedlichen Niveaus bilden. Demnach können die Peripherieschaltungsverdrahtungen dreidimensional in einer begrenzten Fläche des Peripherieschaltungsbereichs angeordnet sein. Als ein Ergebnis kann gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts eine Gesamtverdrahtungsdichte der vertikalen Speichervorrichtung verbessert werden.
  • Gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts sind gemeinsame Verdrahtungen vorgesehen, welche gemeinsam mit Gateleitungen auf demselben Niveau verbunden sind, das in unterschiedlichen Gateleitungsstapelstrukturen enthalten ist. Signalverdrahtungen, welche elektrisch mit den Gateleitungen verbunden sind, sind auf unterschiedlichen Niveaus über die gemeinsamen Verdrahtungen verteilt. Demnach kann eine zusätzliche Fläche zum Aufnehmen der Signalverdrahtungen vorgesehen werden, auch wenn die Anzahl der Niveaus der Gateleitungen größer wird.
  • In beispielhaften Ausführungsformen des erfinderischen Konzepts kann ein nichtflüchtiger Speicher ausgeführt werden, um eine dreidimensionale (3D)-Speicheranordnung aufzuweisen. Die 3D-Speicheranordnung kann monolithisch auf einem Substrat gebildet sein (beispielsweise einem Halbleitersubstrat wie beispielsweise Silizium oder einem Halbleiter-auf-Isolator-Substrat). Die 3D-Speicheranordnung kann zwei oder mehr physikalische Niveaus von Speicherzellen aufweisen, welche eine aktive Fläche haben, welche über dem Substrat angeordnet ist und Schaltungen, welche mit dem Betrieb dieser Speicherzellen verknüpft sind, egal, ob solch eine zugeordnete Schaltung über oder innerhalb solch eines Substrats ist. Der Begriff „monolithisch” bedeutet, dass die Schichten jedes Niveaus der Anordnung direkt auf den Schichten jedes darunterliegenden Niveaus der Anordnung abgeschieden sind.
  • In beispielhaften Ausführungsformen weist die 3D-Speicheranordnung vertikale NAND-Stränge auf, welche vertikal orientiert sind derart, dass wenigstens eine Speicherzelle über einer anderen Speicherzelle platziert ist. Die wenigstens eine Speicherzelle kann eine Ladungsfallenschicht aufweisen.
  • Die folgenden Patentdokumente, welche hierin durch Bezugnahme in ihrer Gesamtheit mit eingebunden sind, beschreiben angepasste Konfigurationen für dreidimensionale Speicheranordnungen, in welchen die dreidimensionale Anordnung als eine Mehrzahl von Niveaus konfiguriert ist, mit Wortleitungen und/oder Bitleitungen, welche zwischen Niveaus gemeinsam verwendet werden: U.S. Patent-Nr. 7 679 133 ; 8 553 466 ; 8 654 587 ; 8 559 235 ; und US-Offenlegungsschrift Nr. 2011/0233648 .
  • Während das vorliegende erfinderische Konzept insbesondere unter Bezugnahme auf die beispielhaften Ausführungsformen davon gezeigt und beschrieben wurde, wird durch Fachleute verstanden werden, dass verschiedene Änderungen in der Form und im Detail darin getätigt werden können, ohne von dem Gedanken und Umfang des vorliegenden erfinderischen Konzepts, welches durch die folgenden Ansprüche definiert ist, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2015-0150764 [0001]
    • US 7679133 [0250]
    • US 8553466 [0250]
    • US 8654587 [0250]
    • US 8559235 [0250]
    • US 2011/0233648 [0250]

Claims (25)

  1. Vertikale Speichervorrichtung die Folgendes aufweist: ein Substrat (100), eine Mehrzahl von Kanälen (122), welche sich in einer ersten Richtung im Wesentlichen vertikal zu einer oberen Oberfläche des Substrats (100) erstrecken; eine Mehrzahl von Gateleitungen (145), welche eine vorbestimmte Anzahl von Kanälen (122) aus den Kanälen (122) umgeben, wobei die Gateleitungen (145) angeordnet und beabstandet voneinander entlang der ersten Richtung und einer Richtung parallel zu der oberen Oberfläche des Substrats (100) sind; eine Mehrzahl von gemeinsamen Verdrahtungen (175), welche elektrisch mit den Gateleitungen (145) verbunden sind, wobei jede gemeinsame Verdrahtung (175) elektrisch mit entsprechenden Gateleitungen (145) auf einem selben Niveau unter den Gateleitungen (145) verbunden ist; und eine Mehrzahl von Signalverdrahtungen (185, 195), welche elektrisch mit den Gateleitungen (145) über die gemeinsamen Verdrahtungen (175) verbunden sind.
  2. Vertikale Speichervorrichtung nach Anspruch 1, wobei die Gateleitungen (145) entlang der ersten Richtung gestapelt sind, und die Gateleitungen (145) sich in einer zweiten Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats (100) erstrecken.
  3. Vertikale Speichervorrichtung nach Anspruch 2, wobei die gemeinsamen Verdrahtungen (175) sich in einer dritten Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats (100) und die zweite Richtung kreuzend erstrecken.
  4. Vertikale Speichervorrichtung nach Anspruch 3, wobei die Signalverdrahtungen (185, 195) sich in einer unterschiedlichen Richtung von den gemeinsamen Verdrahtungen (175) erstrecken.
  5. Vertikale Speichervorrichtung nach Anspruch 4, wobei die Signalverdrahtungen (185, 195) sich in der zweiten Richtung erstrecken.
  6. Vertikale Speichervorrichtung nach Anspruch 1, wobei die Signalverdrahtungen (185, 195) über den gemeinsamen Verdrahtungen (175) angeordnet sind.
  7. Vertikale Speichervorrichtung nach Anspruch 6, wobei die Signalverdrahtungen (185, 195) erste Signalverdrahtungen (185) und zweite Signalverdrahtungen (195) aufweisen, und die ersten Signalverdrahtungen (185) auf einem unterschiedlichen Niveau von den zweiten Signalverdrahtungen (195) angeordnet sind.
  8. Vertikale Speichervorrichtung nach Anspruch 7, wobei die ersten Signalverdrahtungen (185) elektrisch mit einigen gemeinsamen Verdrahtungen (175) unter den gemeinsamen Verdrahtungen (175) verbunden sind, und die einigen gemeinsamen Verdrahtungen (175) mit entsprechenden Gateleitungen (145) bei einer vorbestimmten Anzahl von unteren Niveaus der Gateleitungen (145) verbunden sind.
  9. Vertikale Speichervorrichtung nach Anspruch 8, wobei die zweiten Signalverdrahtungen (195) elektrisch mit gemeinsamen Verdrahtungen (175), mit Ausnahme der einigen gemeinsamen Verdrahtungen (175), welche mit den ersten Signalverdrahtungen (185) verbunden sind, verbunden sind.
  10. Vertikale Speichervorrichtung nach Anspruch 1, ferner aufweisend: eine Mehrzahl von Bitleitungen (172), welche elektrisch mit den Kanälen (122) verbunden sind.
  11. Vertikale Speichervorrichtung nach Anspruch 10, wobei die gemeinsamen Verdrahtungen (175) und die Bitleitungen (172) sich in einer gleichen Richtung erstrecken, und die Signalverdrahtungen (185, 195) sich in einer unterschiedlichen Richtung von den gemeinsamen Verdrahtungen (175) und den Bitleitungen (172) erstrecken.
  12. Vertikale Speichervorrichtung nach Anspruch 10, wobei die Bitleitungen (172) auf einem selben Niveau wie die gemeinsamen Verdrahtungen (175) oder auf einem niedrigeren Niveau als die gemeinsamen Verdrahtungen (175) angeordnet sind.
  13. Vertikale Speichervorrichtung nach Anspruch 10, wobei die Bitleitungen (172) auf einem gleichen Niveau wie einige Signalverdrahtungen (185, 195) unter den Signalverdrahtungen (185, 195) angeordnet sind.
  14. Vertikale Speichervorrichtung nach Anspruch 10, wobei die Bitleitungen (172) erste Bitleitungen (172a) und zweite Bitleitungen (172b) aufweisen und die ersten Bitleitungen (172a) auf einem unterschiedlichen Niveau von den zweiten Bitleitungen (172b) angeordnet sind.
  15. Vertikale Speichervorrichtung, die Folgendes aufweist: ein Substrat (100); eine Mehrzahl von Gateleitungsstapelstrukturen, welche auf dem Substrat (100) angeordnet sind, wobei jede Gateleitungsstapelstruktur Folgendes aufweist: eine Mehrzahl von Kanälen (122), welche sich in einer ersten Richtung im Wesentlichen vertikal zu einer oberen Oberfläche des Substrats (100) erstrecken; eine Mehrzahl von Gateleitungen (145), welche äußere Seitenwände der Kanäle (122) umgeben, wobei die Gateleitungen (145) gestapelt und voneinander beabstandet sind entlang der ersten Richtung; eine Mehrzahl von gemeinsamen Verdrahtungen (175), welche sich über unterschiedliche Gateleitungsstapelstrukturen unter den Gateleitungsstapelstrukturen erstrecken, wobei jede gemeinsame Verdrahtung (175) elektrisch mit entsprechenden Gateleitungen (145) auf einem selben Niveau unter den Gateleitungen (145) verbunden ist; und eine Mehrzahl von Signalverdrahtungen (185, 195), welche elektrisch mit den Gateleitungen (145) über die gemeinsamen Verdrahtungen (175) verbunden ist, wobei die Signalverdrahtungen (185, 195) auf unterschiedlichen Niveaus voneinander angeordnet sind.
  16. Vertikale Speichervorrichtung nach Anspruch 15, wobei jede Gateleitungsstapelstruktur eine gestufte Form hat, und jede Gateleitungsstapelstruktur Stufenabschnitte aufweist, welche durch die Gateleitungen (145) auf unterschiedlichen Niveaus definiert sind.
  17. Vertikale Speichervorrichtung nach Anspruch 16, wobei das Substrat (100) einen Zellbereich, einen Erstreckungsbereich und einen Periphierschaltungsbereich aufweist, wobei die Kanäle (122) in dem Zellbereich angeordnet sind, und die Stufenabschnitte in den Erstreckungsbereichen angeordnet sind.
  18. Vertikale Speichervorrichtung nach Anspruch 17, wobei die gemeinsamen Verdrahtungen (175) selektiv in dem Erstreckungsbereich angeordnet sind.
  19. Vertikale Speichervorrichtung nach Anspruch 18, wobei die Signalverdrahtungen (185, 195) sich von dem Erstreckungsbereich zu dem Peripherieschaltungsbereich erstrecken.
  20. Vertikale Speichervorrichtung nach Anspruch 19, wobei die Signalverdrahtungen (185, 195) über den gemeinsamen Verdrahtungen angeordnet sind, und die Signalverdrahtungen (185, 195) sich in einer unterschiedlichen Richtung als die gemeinsamen Verdrahtungen (175) erstrecken.
  21. Vertikale Speichervorrichtung nach Anspruch 16, ferner aufweisend: eine Mehrzahl von ersten Kontakten, welche auf den Stufenabschnitten angeordnet sind, wobei erste Kontakte unter den ersten Kontakten, welche elektrisch mit Stufenabschnitten auf demselben Niveau der Stufenabschnitte verbunden sind, miteinander durch einen selben einen der gemeinsamen Verdrahtungen (175) verbunden sind.
  22. Vertikale Speichervorrichtung nach Anspruch 21, wobei die ersten Kontakte in einer Zickzack-Konfiguration entlang einer Richtung der Signalverdrahtungen (185, 195) angeordnet sind.
  23. Vertikale Speichervorrichtung nach Anspruch 21, ferner aufweisend: eine Mehrzahl von zweiten Kontakten, welche die Signalverdrahtungen (185, 195) und die gemeinsamen Verdrahtungen (175) verbinden, wobei einer der zweiten Kontakte für jede der gemeinsamen Verdrahtungen (175) vorgesehen ist.
  24. Vertikale Speichervorrichtung, die Folgendes aufweist: ein Substrat (100); eine Mehrzahl von Kanälen (122), welche sich in einer vertikalen Richtung hinsichtlich einer oberen Oberfläche des Substrats (100) erstrecken; eine Mehrzahl von Gateleitungen (145), welche eine vorbestimmte Anzahl von Kanälen (122) unter den Kanälen (122) umgeben, wobei die Gateleitungen (145) angeordnet und beabstandet voneinander entlang der vertikalen Richtung und einer Richtung parallel zu der oberen Oberfläche des Substrats (100) sind, und die Gateleitungen (145) eine Masseauswahlleitung (GSL), eine Mehrzahl von Wortleitungen und eine Strangauswahlleitung (SSL) aufweisen, welche nacheinanderfolgend auf die obere Oberfläche des Substrats (100) gestapelt sind; eine Mehrzahl von gemeinsamen Verdrahtungen (175), welche elektrisch mit den Gateleitungen (145) verbunden sind, wobei jede gemeinsame Verdrahtung (175) elektrisch mit entsprechenden Gateleitungen (145) auf einem selben Niveau unter den Gateleitungen (145) verbunden ist; und eine Mehrzahl von Signalverdrahtungen (185, 195), welche elektrisch mit den Gateleitungen (145) über die gemeinsamen Verdrahtungen (175) verbunden sind, wobei die Signalverdrahtungen (185, 195) auf einer Mehrzahl von Niveaus verteilt sind.
  25. Vertikale Speichervorrichtung nach Anspruch 24, wobei die Signalverdrahtungen (185, 195) über die gemeinsamen Verdrahtungen (175) angeordnet sind, die Signalverdrahtungen erste Signalverdrahtungen (185) und zweite Signalverdrahtungen (195) aufweisen, und die ersten Signalverdrahtungen (185) auf einem unterschiedlichen Niveau von den zweiten Signalverdrahtungen (195) angeordnet sind.
DE102016113851.7A 2015-10-29 2016-07-27 Vertikale Speichervorrichtungen Active DE102016113851B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150150764A KR102453709B1 (ko) 2015-10-29 2015-10-29 수직형 메모리 장치
KR10-2015-0150764 2015-10-29

Publications (2)

Publication Number Publication Date
DE102016113851A1 true DE102016113851A1 (de) 2017-05-04
DE102016113851B4 DE102016113851B4 (de) 2022-05-19

Family

ID=58546149

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016113851.7A Active DE102016113851B4 (de) 2015-10-29 2016-07-27 Vertikale Speichervorrichtungen

Country Status (4)

Country Link
US (3) US10242997B2 (de)
KR (1) KR102453709B1 (de)
CN (1) CN107017262B (de)
DE (1) DE102016113851B4 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102453709B1 (ko) 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치
KR20180066650A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 소자
KR102433893B1 (ko) * 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치
CN107507833A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种三维存储器及其制备方法
KR102432379B1 (ko) * 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
US11177269B2 (en) * 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR102704456B1 (ko) 2019-07-30 2024-09-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10937791B1 (en) * 2019-08-27 2021-03-02 Nanya Technology Corporation Method for fabricating and semiconductor device having the second bit line contact higher than the top surface of the first bit line
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679133B2 (en) 2007-11-08 2010-03-16 Samsung Electronics Co., Ltd. Vertical-type non-volatile memory devices
US20110233648A1 (en) 2010-03-26 2011-09-29 Samsung Electronics Co., Ltd. Three-Dimensional Semiconductor Memory Devices And Methods Of Fabricating The Same
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8559235B2 (en) 2010-08-26 2013-10-15 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method thereof and memory system including the same
US8654587B2 (en) 2010-08-11 2014-02-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices, channel boosting methods thereof, programming methods thereof, and memory systems including the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101595486B1 (ko) * 2010-01-27 2016-02-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8395206B2 (en) 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
JP5398378B2 (ja) 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP5306080B2 (ja) 2009-07-01 2013-10-02 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP5394270B2 (ja) 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101702060B1 (ko) 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101190743B1 (ko) 2010-12-30 2012-10-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20120126399A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140028968A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
KR102066925B1 (ko) 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102139944B1 (ko) 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR20150066934A (ko) 2013-12-09 2015-06-17 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR20150081165A (ko) 2014-01-03 2015-07-13 삼성전자주식회사 메모리 소자의 제조방법
KR102453709B1 (ko) 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679133B2 (en) 2007-11-08 2010-03-16 Samsung Electronics Co., Ltd. Vertical-type non-volatile memory devices
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US20110233648A1 (en) 2010-03-26 2011-09-29 Samsung Electronics Co., Ltd. Three-Dimensional Semiconductor Memory Devices And Methods Of Fabricating The Same
US8654587B2 (en) 2010-08-11 2014-02-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices, channel boosting methods thereof, programming methods thereof, and memory systems including the same
US8559235B2 (en) 2010-08-26 2013-10-15 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method thereof and memory system including the same

Also Published As

Publication number Publication date
US10242997B2 (en) 2019-03-26
US11889692B2 (en) 2024-01-30
KR20170049886A (ko) 2017-05-11
CN107017262B (zh) 2022-01-18
US20170125439A1 (en) 2017-05-04
US20190189634A1 (en) 2019-06-20
US20210313349A1 (en) 2021-10-07
CN107017262A (zh) 2017-08-04
DE102016113851B4 (de) 2022-05-19
KR102453709B1 (ko) 2022-10-12

Similar Documents

Publication Publication Date Title
DE102016113851B4 (de) Vertikale Speichervorrichtungen
USRE48482E1 (en) Vertical memory devices and methods of manufacturing the same
DE102021100089B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102005014507B4 (de) Halbleiterspeicher mit Ladungseinfangspeicherzellen und dessen Herstellungsverfahren
DE102016114573B4 (de) Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht
DE102018110017B4 (de) Halbleiterspeichervorrichtung und herstellungsverfahren dafür
DE102018110326B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102007063640B9 (de) Integrierter Schaltkreis mit einer Speicherzellenanordnung
DE102019122665A1 (de) Halbleitervorrichtung
DE102006018235B3 (de) Halbleiterspeicherbauelement mit vertikal angeordneten Speicherzellen und Herstellungsverfahren
DE102016114578A1 (de) Dreidimensionale Halbleitervorrichtung
DE102015101205A1 (de) Halbleitervorrichtungen mit leitfähigen Kontaktstellen und Verfahren zum Herstellen derselben
DE102018110185A1 (de) Speichervorrichtung und Herstellung dergleichen
DE102019113416A1 (de) Durchkontaktierungs-Aufsetzverbesserung für Speicherbauelement
DE102019219538A1 (de) Halbleiterbauelement und verfahren zum herstellen desselben
DE102021100353A1 (de) Dreidimensionale speichervorrichtung und deren herstellungsverfahren
DE102014100744A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE102019103777A1 (de) Verfahren zum Herstellen von Speicherzellen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind
DE102021110431A1 (de) Dreidimensionale Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung
DE102020132537A1 (de) Dreidimensionale Speichervorrichtung und Herstellungsverfahren dafür
DE102020118844A1 (de) Halbleitervorrichtungen
DE102020123746A1 (de) Dreidimensionale speichervorrichtung und verfahren
DE102020110546B4 (de) Vertikale speichervorrichtungen und herstellungsverfahren derselben
DE102020108091B4 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: G11C0005060000

Ipc: H01L0023520000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023520000

Ipc: H01L0027115560

R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115560

Ipc: H01L0027115780

R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115780

Ipc: H10B0043200000

R020 Patent grant now final