CN107017262A - 垂直存储器件 - Google Patents

垂直存储器件 Download PDF

Info

Publication number
CN107017262A
CN107017262A CN201610971038.2A CN201610971038A CN107017262A CN 107017262 A CN107017262 A CN 107017262A CN 201610971038 A CN201610971038 A CN 201610971038A CN 107017262 A CN107017262 A CN 107017262A
Authority
CN
China
Prior art keywords
grid line
memory device
signal routing
vertical memory
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610971038.2A
Other languages
English (en)
Other versions
CN107017262B (zh
Inventor
崔昌玟
林周永
安洙珍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107017262A publication Critical patent/CN107017262A/zh
Application granted granted Critical
Publication of CN107017262B publication Critical patent/CN107017262B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种垂直存储器件包括：基板；多个沟道，在基本上垂直于基板的顶表面的第一方向上延伸；多条栅线，围绕沟道当中的预定数量的沟道；多条公共布线，电连接到栅线；以及多条信号布线，经由公共布线电连接到栅线。栅线沿第一方向层叠并彼此间隔开。每条公共布线经由相应的接触电连接到栅线当中的在相同水平的相应栅线。

Description

垂直存储器件
技术领域
本发明构思的示例性实施方式涉及垂直存储器件。更具体地，本发明构思的示例性实施方式涉及包括垂直层叠的栅线的垂直存储器件。
背景技术
包括相对于基板的表面垂直层叠的多个存储单元的垂直存储器件已经被开发用于实现高集成度。在垂直存储器件中，具有柱形状或圆柱形形状的沟道可以从基板的所述表面垂直突出，并且围绕沟道的栅线和绝缘层可以重复地层叠。
随着垂直存储器件的集成度变大，在垂直方向上层叠的栅线和绝缘层的数目可以增大。因而，垂直存储器件的结构可靠性和操作可靠性会受影响。
发明内容
本发明构思的示例性实施方式提供一种具有改善的电可靠性的垂直存储器件。
根据本发明构思的示例性实施方式，一种垂直存储器件包括：基板；多个沟道，在相对于基板的顶表面的垂直方向上延伸；以及多条栅线，围绕沟道当中的预定数量的沟道。栅线沿所述垂直方向和横向方向布置并且彼此间隔开；公共布线电连接到栅线中的在相同水平的栅线，信号布线经由公共布线电连接到栅线。
在示例性实施方式中，栅线沿基本上垂直于基板的顶表面的第一方向层叠，并且栅线在基本上平行于基板的顶表面的第二方向上延伸。
在示例性实施方式中，公共布线在基本上平行于基板的顶表面并且交叉第二方向的第三方向上延伸。
在示例性实施方式中，信号布线在与公共布线的方向不同的方向上延伸。
在示例性实施方式中，信号布线在第二方向上延伸。
在示例性实施方式中，信号布线设置在公共布线上方。
在示例性实施方式中，信号布线包括位于不同水平的第一信号布线和第二信号布线。
在示例性实施方式中，第一信号布线电连接到公共布线中的一些公共布线。所述一些公共布线连接到栅线中的在预定数量的较低水平处的栅线。
在示例性实施方式中，第二信号布线电连接到除了连接到第一信号布线的所述一些公共布线之外的公共布线。
在示例性实施方式中，垂直存储器件还包括电连接到沟道的多条位线。
在示例性实施方式中，公共布线在与位线的方向相同的方向上延伸，并且信号布线在与位线的方向不同的方向上延伸。
在示例性实施方式中，位线位于与公共布线的水平相同的水平或比公共布线的水平低的水平。
在示例性实施方式中，位线位于与信号布线中的一些信号布线的水平相同的水平处。
在示例性实施方式中，位线包括位于不同水平处的第一位线和第二位线。
根据本发明构思的示例性实施方式，一种垂直存储器件包括基板以及在基板上的多个栅线层叠结构。每个栅线层叠结构包括：沟道，在相对于基板的顶表面的垂直方向上延伸；以及栅线，围绕沟道的外侧壁。栅线沿所述垂直方向层叠并彼此间隔开。垂直存储器件还包括：公共布线，该公共布线电连接到位于相同的水平并且被包括在所述多个栅线层叠结构中的不同栅线层叠结构中的栅线；以及信号布线，经由公共布线电连接到栅线。信号布线在不同的水平处分布。
在示例性实施方式中，每个栅线层叠结构具有阶梯状形状，并且包括由在不同水平的所述栅线限定的台阶部分。
在示例性实施方式中，基板包括单元区、延伸区和外围电路区。沟道设置在单元区上，并且台阶部分设置在延伸区上。
在示例性实施方式中，公共布线选择性地设置在延伸区上。
在示例性实施方式中，信号布线从延伸区延伸到外围电路区。
在示例性实施方式中，信号布线设置在公共布线上方，并且信号布线在与公共布线不同的方向上延伸。
在示例性实施方式中，垂直存储器件还包括设置在台阶部分上的第一接触。电连接到台阶部分中的在相同水平处的台阶部分的第一接触通过公共布线中的同一条公共布线彼此连接。
在示例性实施方式中，第一接触沿信号布线的延伸方向布置成Z字形构造。
在示例性实施方式中，垂直存储器件还包括连接信号布线和公共布线的第二接触。对于公共布线的每一个提供第二接触之一。
在示例性实施方式中，垂直存储器件还包括电连接到沟道的多条位线以及插置在栅线层叠结构之间的导线。
在示例性实施方式中，位线和公共布线设置在导线上方。
根据示例性实施方式，一种垂直存储器件包括：基板；多个沟道，在相对于基板的顶表面的垂直方向上延伸；多条栅线，围绕沟道当中的预定数量的沟道。栅线沿所述竖直方向以及横向方向布置并且彼此间隔开。栅线包括从基板的顶表面顺序地层叠的地选择线(GSL)、字线和串选择线(SSL)。垂直存储器件还包括电连接到栅线中的在相同水平的栅线的公共布线以及经由公共布线电连接到栅线的信号布线。信号布线分布在多个水平处。
在示例性实施方式中，信号布线在公共布线上方设置，并且信号布线包括位于不同水平的第一信号布线和第二信号布线。
在示例性实施方式中，第一信号布线电连接到GSL以及字线中的在预定数量的较低水平处的下字线。
在示例性实施方式中，第二信号布线电连接到字线中的除了所述下字线之外的上字线。
在示例性实施方式中，第二信号布线包括电连接到SSL的信号布线。
在示例性实施方式中，第二信号布线设置在第一信号布线上方。
在示例性实施方式中，垂直存储器件还包括连接栅线和公共布线的第一接触、连接公共布线和第一信号布线的第二接触、以及连接公共布线和第二信号布线的第三接触。第二接触的其中之一或第三接触的其中之一设置在每条公共布线上。
在示例性实施方式中，栅线和信号布线在相同方向上延伸，并且公共布线在交叉信号布线的延伸方向的方向上延伸。
在示例性实施方式中，公共布线交叠栅线的端部分并且不交叠沟道。
根据本发明构思的示例性实施方式，垂直存储器件包括基板，该基板包括单元区、延伸区和外围电路区。垂直存储器件还包括在基板的单元区上的多个垂直沟道以及围绕沟道的栅线。栅线从基板的顶表面起层叠在单元区和延伸区上。垂直存储器件还包括切割/交叉栅线的导线以及横跨栅线和导线的公共布线。公共布线连接栅线中的在相同高度的栅线。垂直存储器件还包括在延伸区上连接到相应的公共布线的信号布线。信号布线从延伸区延伸到外围电路区。
在示例性实施方式中，垂直存储器件还包括形成在外围电路区中的基板的上部分的杂质区以及电连接到杂质区的外围电路接触。信号布线的至少一条经由外围电路接触电连接到杂质区。
在示例性实施方式中，信号布线三维地布置。
根据本发明构思的示例性实施方式，一种垂直存储器件包括基板、在基本上垂直于基板的顶表面的第一方向上延伸的多个沟道、以及围绕沟道当中的预定数量的沟道的多条栅线。栅线沿第一方向布置并且彼此间隔开。垂直存储器件还包括电连接到栅线的多条公共布线。每条公共布线经由相应的接触电连接到在相应栅线的相同水平处的所述相应栅线。垂直存储器件还包括经由公共布线电连接到栅线的多条信号布线。
根据本发明构思的示例性实施方式，垂直存储器件包括基板以及设置在基板上的多个栅线层叠结构。每个栅线层叠结构包括在基本上垂直于基板的顶表面的第一方向上延伸的多个沟道以及围绕沟道的外侧壁的多条栅线。栅线沿第一方向层叠并且彼此间隔开。垂直存储器件还包括在栅线层叠结构当中的不同栅线层叠结构中包括的多条公共布线。每条公共布线电连接到在相应栅线的相同水平处的所述相应栅线。垂直存储器件还包括经由公共布线电连接到栅线的多条信号布线。信号布线设置在彼此不同的水平处。
根据本发明构思的示例性实施方式，一种垂直存储器件包括基板、在相对于基板的顶表面的垂直方向上延伸的多个沟道、以及围绕沟道当中的预定数量的沟道的多条栅线。栅线沿垂直方向布置并且彼此间隔开。栅线包括顺序地层叠在基板的顶表面上的地选择线(GSL)、多条字线和串选择线(SSL)。垂直存储器件还包括电连接到栅线的多条公共布线。每条公共布线电连接到在相应栅线的相同水平处的所述相应栅线。垂直存储器件还包括经由公共布线电连接到栅线的多条信号布线。信号布线分布在多个水平处。
根据本发明构思的示例性实施方式，一种垂直存储器件包括：基板，包括单元区、延伸区和外围电路区；多个垂直沟道，设置在单元区中；以及围绕沟道的多条栅线。栅线层叠在单元区和延伸区中的基板的顶表面上。垂直存储器件还包括交叉栅线的导线以及交叉栅线和导线的多条公共布线。公共布线连接栅线中的在相同高度的栅线。垂直存储器件还包括在延伸区中的连接到公共布线的多条信号布线。信号布线从延伸区延伸到外围电路区。
根据本发明构思的示例性实施方式，一种垂直存储器件包括：基板；沟道，在基本上垂直于基板的顶表面的第一方向上延伸；以及多条栅线，沿第一方向布置并且彼此间隔开。沟道在第一方向上延伸穿过栅线。垂直存储器件还包括电连接到栅线的多条公共布线以及在第一方向上延伸的多个第一接触。每个第一接触的第一端连接到公共布线当中的一条公共布线，并且每个第一接触的第二端连接到栅线当中的一栅线。第一接触的第二端设置在彼此不同的水平。垂直存储器件还包括经由公共布线电连接到栅线当中的较低栅线的第一信号布线以及经由公共布线电连接到栅线当中的较高栅线的第二信号布线。
在示例性实施方式中，公共布线设置在彼此相同的水平，第一信号布线设置在公共布线上方，并且第二信号布线设置在第一信号布线上方。
在示例性实施方式中，栅线沿第一方向层叠，并且栅线在基本上平行于基板的顶表面的第二方向上延伸。此外，公共布线在基本上平行于基板的顶表面并且交叉第二方向的第三方向上延伸，信号布线在第二方向上延伸。
附图说明
本发明构思的以上和其它特征将通过参考附图详细描述其示例性实施方式而变得更加明显，在图中：
图1A、1B、2和3是示出根据本发明构思的示例性实施方式的垂直存储器件的俯视平面图和截面图。
图4至34是示出根据本发明构思的示例性实施方式的制造垂直存储器件的方法的截面图和俯视平面图。
图35是示出根据本发明构思的示例性实施方式的垂直存储器件的截面图。
图36是示出根据本发明构思的示例性实施方式的垂直存储器件的截面图。
图37是示出根据本发明构思的示例性实施方式的垂直存储器件的截面图。
图38至40是示出根据本发明构思的示例性实施方式的垂直存储器件的俯视平面图和截面图。
图41是示出根据本发明构思的示例性实施方式的垂直存储器件的外围电路区的截面图。
具体实施方式
在下文中将参考附图更全面地描述本发明构思的示例性实施方式。在图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。相同的附图标记可以在整个附图中指示相同的元件。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或直接联接到另一元件或层，或者可以存在居间元件或层。
将理解，虽然术语第一、第二、第三、第四等可以用于此来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一区域、层或部分。因而，以下讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分，而不脱离本发明构思的教导。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与另一元件(或多个元件)或特征(或多个特征)如图中所示的关系。将理解，除了图中所描绘的取向之外，空间关系术语旨在还包含装置在使用或操作中的其它不同取向。例如，如果在图中的装置被翻转，则被描述为“在”其它元件或特征“下”或“下面”的元件可以取向为“在”所述其它元件或特征“上”。因而，示例性术语“在……下”可以包含上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语被相应地解释。
在此使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文清晰地另外表示。
在此参考横截面图示描述本发明构思的示例性实施方式，其中横截面图示是理想化的示例性实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例性实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区在其边缘典型地将具有圆化或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋层与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制本发明构思的范围。
虽然一些截面图的相应平面图和/或透视图可能没有示出，但是此处示出的装置结构的截面图为沿着如可以在平面图中示出的两个不同方向和/或如可以在透视图中示出的三个不同方向延伸的多个装置结构提供支持。所述两个不同方向可以或可以不彼此垂直。所述三个不同方向可以包括可垂直于所述两个不同方向的第三方向。所述多个装置结构可以被集成到同一电子装置中。例如，当在截面图中示出装置结构(例如，存储单元结构或晶体管结构)时，电子装置可以包括多个装置结构(例如，存储单元结构或晶体管结构)，如将由电子装置的平面图示出的。所述多个装置结构可以布置成阵列和/或二维图案。
在这里描述的示例性实施方式中，基本上垂直于基板的顶表面的方向被称为第一方向，基本上平行于基板的顶表面并且彼此交叉的两个方向被称为第二方向和第三方向。例如，第二方向和第三方向基本上彼此垂直。另外，由箭头表示的方向和其相反方向被认为是相同的方向。
这里，当第一元件被描述为围绕第二元件时，它将被理解为第一元件可以完全或部分地围绕第二元件。此外，当两个方向被描述为基本上彼此平行或垂直时，它将被理解为所述两个方向精确地彼此平行或垂直，或大约彼此平行或垂直，如由本领域的普通技术人员将理解的那样。此外，当两个或更多元件被描述为在基本上相同的方向上延伸时，它将被理解为所述两个或更多元件在精确相同的方向上延伸，或在大约相同的方向上延伸，如将由本领域的普通技术人员理解的。此外，当第一元件被描述为在基本上垂直或平行于第二元件的表面的方向上延伸时，它将被理解为第一元件在精确地垂直或平行于第二元件的所述表面的方向上延伸，或在大约垂直或平行于第二元件的所述表面的方向上延伸，如由本领域的普通技术人员将理解的那样。
图1A、1B、2和3是示出根据本发明构思的示例性实施方式的垂直存储器件的俯视平面图和截面图。
更具体而言，图1A和1B是示出根据本发明构思的示例性实施方式的垂直存储器件的俯视平面图。图2和3是根据本发明构思的示例性实施方式的分别沿图1A的线I-I和II-II’截取的截面图。
为了说明的方便，绝缘结构的图示在图1A和1B中被省略。
参考图1A、1B、2和3，在示例性实施方式中，垂直存储器件包括包含沟道122、电介质层结构120和填充绝缘图案124的垂直沟道结构。沟道结构在第一方向上从基板100的顶表面延伸。垂直存储器件还包括围绕垂直沟道结构并且以阶梯形状沿第一方向层叠以彼此间隔开的栅线145、以及电连接到栅线145的第一接触165(例如165a至165f)和166(例如166a至166f)。包括公共布线175、第一信号布线185和第二信号布线195的布线结构设置在第一接触165和166上。布线结构经由第一接触165和166电连接到栅线145。
基板100例如可以包括半导体材料，诸如硅和/或锗。在示例性实施方式中，基板100可以包括单晶硅。例如，基板100可以用作垂直存储器件的主体和/或p型阱。
垂直存储器件可以包括第一区域I、第二区域II和第三区域III。基板100可以被分成第一区域I、第二区域II和第三区域III。
在示例性实施方式中，第一区域I、第二区域II和第三区域III可以分别对应于垂直存储器件的单元区、延伸区和外围电路区。
垂直存储器件的存储单元可以设置在单元区上。例如，单元串可以由垂直沟道结构以及围绕垂直沟道结构的栅线145限定。栅线145的在第二方向上伸出的台阶部分可以设置在延伸区上。配置为驱动垂直存储器件的外围电路可以设置在外围电路区上。
在示例性实施方式中，一对第二区域II可以相对于第一区域I对称地定位。
包括沟道122、电介质层结构120和填充绝缘图案124的垂直沟道结构可以在第一方向上延伸穿过栅线145和绝缘夹层图案106。
沟道122可以设置在基板100的第一区域I上。沟道122可具有例如中空圆柱形形状或杯子形状。沟道122可以包括例如多晶硅或单晶硅，并且可以在其一部分中包括例如p型杂质，诸如硼(B)。
填充绝缘图案124可以填充沟道122的内部空间，并且可具有例如实心圆柱形形状或柱形状。填充绝缘图案124例如可以包括绝缘材料，诸如硅氧化物。在一示例性实施方式中，沟道122可具有柱形状或实心圆柱形形状，并且填充绝缘图案124可以被省略。
电介质层结构120可以形成在沟道122的外侧壁上。电介质层结构120可具有例如吸管形状或圆柱形壳形状。
电介质层结构120可以包括例如可以从沟道122的外侧壁顺序层叠的隧道绝缘层、电荷储存层和阻挡层。阻挡层可以包括例如硅氧化物或金属氧化物，诸如例如铪氧化物或铝氧化物。电荷储存层例如可以包括诸如硅氮化物的氮化物或包括金属氧化物，并且隧道绝缘层例如可以包括氧化物，诸如硅氧化物。例如，电介质层结构120可具有氧化物-氮化物-氧化物(ONO)分层结构。
如图2和3所示，半导体图案117插置在基板100的顶表面和垂直沟道结构之间。在示例性实施方式中，可以形成在第一方向上延伸穿过栅线145和绝缘夹层图案106并且暴露基板100的顶表面的沟道孔。半导体图案117可以形成在沟道孔的下部分，并且可以与基板100的顶表面接触。沟道122可以设置在半导体图案117的顶表面上，并且电介质层结构122可以形成在半导体图案117的顶表面的外围部分上。
在示例性实施方式中，垫126形成在电介质层结构120、沟道122和填充绝缘图案124上。例如，沟道孔的上部分可以被垫126遮盖。
垫126可以电连接到例如位线172，并且可以用作电荷通过其可以转移到沟道122的源/漏区。垫126可以包括例如多晶硅或单晶硅。在示例性实施方式中，垫126用例如n型杂质诸如磷(P)或砷(As)掺杂。
如图1A所示，多个垫126可以沿第二方向布置，从而可以限定垫行，并且多个垫行可以在第三方向上布置。垂直沟道结构可以根据垫126的布置而布置。例如，多个垂直沟道结构可以沿第二方向布置以形成沟道行，并且多个沟道行可以在第三方向上布置。
栅线145(例如，145a至145f)可以形成在电介质层结构120或半导体图案117的外侧壁上，并且可以沿第一方向彼此间隔开。在示例性实施方式中，每条栅线145可以围绕(例如部分地围绕)沟道122或在沟道行的至少一个中包括的垂直沟道结构，并且可以在第二方向上延伸。
在示例性实施方式中，每条栅线145可以围绕预定数量的沟道行(例如，4个沟道行)。在这个情形下，栅线层叠结构可以由预定数量的沟道行(例如，4个沟道行)以及围绕所述预定数量的沟道行(例如，4个沟道行)的栅线145限定。多个栅线层叠结构可以沿第三方向布置。
在示例性实施方式中，栅线145在第二方向上的宽度可以沿第一方向从基板100的顶表面减小。例如，如图1A和2所示，多条栅线145可以沿第一方向层叠成金字塔形状或阶梯形状。
因此，在示例性实施方式中，每个水平的栅线145包括在其更高的水平处在第二方向上从栅线145突出的台阶部分。例如，除最上面的栅线(例如栅线145f)以外的每条栅线145可以包括在第二方向上突出超过相邻的上栅线145的台阶部分的台阶部分，如图2所示。每条栅线145的台阶部分可以用作用于第一接触165的接触垫，并且台阶部分可以布置在第二区域II上。
栅线145可以包括地选择线(GSL)、字线、以及串选择线(SSL)。例如，最下面的栅线145a可以用作GSL，最上面的栅线145f可以用作SSL，在GSL和SSL之间的栅线145b至145e可以用作字线。
GSL(例如栅线145a)可以横向地围绕半导体图案117。字线(例如栅线145b至145e)和SSL(例如栅线145f)可以横向地围绕沟道122或电介质层结构120。
考虑到垂直存储器件的电路设计和集成度，栅线145可以形成在增加的层处(例如，16层、24层、32层、48层等)。SSL可以形成在两个或更多层处。
栅线145可以例如包括诸如钨(W)的金属、金属氮化物和/或金属硅化物。在示例性实施方式中，栅线145例如可具有包括诸如钨氮化物/钨的金属氮化物/金属的多层结构。
绝缘夹层图案106(例如106a至106g)可以设置在沿第一方向上相邻的栅线145之间。绝缘夹层图案106例如可以包括硅氧化物基材料诸如二氧化硅(SiO2)、硅碳氧化物(SiOC)或硅氟氧化物(SiOF)。在一个栅线层叠结构中包括的栅线145可以通过绝缘夹层图案106彼此绝缘。在示例性实施方式中，绝缘夹层图案106可以沿第一方向层叠成基本上与栅线145的形状相同或类似的金字塔形状或阶梯形状。
在每个水平处的栅线145可以由界面层143围绕。界面层143可以形成在栅线145和电介质层结构120之间以及绝缘夹层图案106和栅线145之间。在示例性实施方式中，在最下面的水平处的界面层143可以接触半导体图案117的侧壁，并可以用作GSL的栅绝缘层。
界面层143可以被包括用以调整沟道122和栅线145之间的功函数。界面层143可以包括例如金属氧化物和/或金属氮化物。金属氧化物可以包括例如铝氧化物，金属氮化物可以包括例如钛氮化物、钽氮化物和/或钨氮化物。
覆盖栅线145的台阶部分的模制保护层110(见图2)可以形成在栅线层叠结构的横向部分上。第一上绝缘层130可以形成在模制保护层110、最上面的绝缘夹层图案106g和垫126上。
模制保护层110和第一上绝缘层130例如可以包括绝缘材料诸如硅氧化物。
在示例性实施方式中，导线155插置在栅线层叠结构之间，并且绝缘图案150形成在导线155的侧壁上。例如，导线155和绝缘图案150可以交叉第一上绝缘层130、栅线145、绝缘夹层图案106和模制保护层110，并可以在第二方向上延伸。包括预定数量的沟道行(例如4个沟道行)的栅线层叠结构可以由导线155和绝缘图案150限定。
在示例性实施方式中，导线155可以用作垂直存储器件的公共源极线(CSL)。导线155和栅线层叠结构中包括的栅线145可以通过绝缘图案150彼此绝缘。
导线155例如可以包括金属诸如钨或铜。绝缘图案150可以包括例如硅氧化物。
在示例性实施方式中，杂质区103(见图3)形成在导线155和绝缘图案150下面的基板100的上部分处。第一杂质区103在第二方向上延伸。
在示例性实施方式中，第二上绝缘层160形成在第一上绝缘层130上，并且覆盖导线155和绝缘图案150。
如图1A和2所示，在示例性实施方式中，第一接触165(例如165a至165f)延伸穿过第二上绝缘层160、第一上绝缘层130和模制保护层110(或最上面的绝缘夹层图案106g)以电连接到栅线145a至145f。
在示例性实施方式中，第一接触165在第二区域II中分布，并且电连接到栅线145的台阶部分。第一接触165之一可以设置在一条栅线145的每个台阶部分上。例如，第一接触165可以沿第二方向布置以形成为每个栅线层叠结构而设的第一接触行。根据栅线层叠结构的布置，多个第一接触行可以沿第三方向布置。
在示例性实施方式中，如图1A所示，在第一接触行中包括的第一接触165可以在平面图中沿第二方向布置成Z字形构造。因此，在相邻的第一接触165之间的距离可以增大，从而可以另外地获得用于形成第一接触165的工艺裕度。
在示例性实施方式中，如图1B所示，在第一接触行中包括的第一接触166可以在平面图中沿第二方向布置成基本上直线(例如，精确的直线或如由本领域的普通技术人员将理解的大致直线)。
在下文中，将参考图1A中示出的结构进一步描述垂直存储器件。
在示例性实施方式中，第一接触165可以延伸穿过每个水平的界面层143以与栅线145的顶表面接触。
在示例性实施方式中，电连接到垫126的位线接触162设置在第一区域I上。例如，位线接触162可以延伸穿过在第一区域I上的第二上绝缘层160和第一上绝缘层130的部分以被设置在垫126的顶表面上。
在示例性实施方式中，电连接到第一接触165的公共布线175(例如，175a至175f)设置在第二上绝缘层160上。
在示例性实施方式中，公共布线175与多个第一接触165接触并且电连接到在相同的水平的栅线145。在示例性实施方式中，公共布线175设置在彼此相同的水平(例如，在相同层内的相同水平)，并且每条公共布线175可以经由相应的接触165在相应的栅线145的相同水平处电连接到相应的栅线145。例如，如图2所示，公共布线175a至175f在第三上绝缘层170中设置在彼此相同的水平。公共布线175a至175f在第二方向上基本上彼此对准(例如，精确地对准或如本领域的普通技术人员将理解的大致对准)以设置在彼此相同的水平。参考图2，公共布线175a经由相应的第一接触165a在相应的栅线145a的相同水平电连接到相应的栅线145a，公共布线175b经由相应的第一接触165b在相应的栅线145b的相同水平电连接到相应的栅线145b，等。因而，公共布线175在与栅线145相同的高度连接到栅线145。例如，参考图2，公共布线175a经由相应的第一接触165a在相对于基板100的相同高度处连接到相应的栅线145a，公共布线175b经由相应的第一接触165b在相对于基板100的相同高度处连接到相应的栅线145b，等。第一接触165具有彼此不同的高度，因为第一接触165在与每条栅线145相应的水平/高度连接到相应的栅线145。每个第一接触165的第一端连接到一条公共布线175，每个第一接触165的第二端连接到栅线145。如图2所示，第一接触165的第二端设置在彼此不同的水平。
在示例性示例实施方式中，公共布线175在第三方向上延伸，并且多条公共布线175沿第二方向布置。
如上所述，多个栅线层叠结构可以通过导线155和绝缘图案150彼此分离，并且可以沿第三方向布置。在示例性实施方式中，在不同的栅线层叠结构中包括并且位于相同水平的多条栅线145可以经由公共布线175电连接以被合并为一个单元。
在示例性实施方式中，公共布线175在交叉每条栅线145的延伸方向的方向上延伸。如上所述，例如，公共布线175可以在第三方向上延伸，并且栅线145可以在第二方向上延伸。
在示例性实施方式中，公共布线175设置在第二区域II上。在示例性实施方式中，公共布线175选择性地设置在第二区域II上，并且不设置在第一和第三区域I和III上。在示例性实施方式中，公共布线175设置在第二区域II上，并且公共布线175中的至少一些还延伸或分叉到第三区域III。
在示例性实施方式中，位线172设置在第一区域I上的第二上绝缘层160的一部分上。
在示例性实施方式中，位线172在第三方向上延伸，并且经由位线接触162电连接到多个垫126。位线172可以电连接到不同的栅线层叠结构中包括的垫126。多条位线172可以沿第二方向选择性地布置在第一区域I上。
在示例性实施方式中，如图1A所示，位线172和公共布线175在基本上相同的方向上延伸。在示例性实施方式中，位线172和公共布线175位于基本上相同的水平(例如，在第二上绝缘层160上)。
在示例性实施方式中，如图3所示，位线172横跨导线155，如上所述，该导线155可以用作CSL。位线172和公共布线175可以设置在导线155的上部水平处。
在示例性实施方式中，覆盖位线172和公共布线175的第三上绝缘层170形成在第二上绝缘层160上。第二接触180在第三上绝缘层170中电连接到公共布线175。在示例性实施方式中，第二接触180设置在一些公共布线175(例如，公共布线175a、175b和175c)上。
在示例性实施方式中，电连接到公共布线175的第一信号布线185(例如，185a、185b和185c)设置在第三上绝缘层170上。第一信号布线185和第二信号布线195可以设置在公共布线175上方(例如，交叠公共布线175)。也就是，第一信号布线185和第二信号布线195可以设置在比公共布线175的水平高的水平处，并且可以交叠公共布线175。
在示例性实施方式中，第一信号布线185经由一些公共布线175选择性地连接到一些栅线145。在示例性实施方式中，第一信号布线185a、185b和185c选择性地电连接到在较低水平的栅线145(例如，栅线145a、145b和145c)。
在示例性实施方式中，第一信号布线185电连接到GSL和一些字线。
在示例性实施方式中，第一信号布线185在与位线172和/或公共布线175的方向不同的方向上延伸。在示例性实施方式中，如图1A所示，第一信号布线185在第二方向上延伸。例如，第一信号布线185可以在与栅线145的方向基本上相同的方向上延伸，并且可以横跨公共布线175。
在示例性实施方式中，第一信号布线185设置在第二区域II和第三区域III上。在示例性实施方式中，第一信号布线185选择性地设置在第二区域II和第三区域III上，并且不延伸到第一区域I。
在示例性实施方式中，覆盖第一信号布线185的第四上绝缘层190形成在第三上绝缘层170上。第三接触187可以延伸穿过第四上绝缘层190和第三上绝缘层170以电连接到公共布线175。在示例性实施方式中，第三接触187设置在除了其上设置第二接触180的一些公共布线175之外的剩余公共布线175(例如，公共布线175d、175e和175f)上。
在示例性实施方式中，电连接到公共布线175的第二信号布线195(例如，195d、195e和195f)设置在第四上绝缘层190上。
在示例性实施方式中，第二信号布线195经由剩余的公共布线175选择性地连接到栅线145中的一些。第二信号布线195可以电连接到除了电连接到第一信号布线185的栅线145a、145b和145c之外的剩余栅线145。
在示例性实施方式中，第二信号布线195d、195e和195f选择性地电连接到在较高水平的栅线145(例如，145d、145e和145f)。例如，第二信号布线195可以电连接到SSL和除了电连接到第一信号布线185的字线之外的剩余字线。
在示例性实施方式中，第二信号布线195在与第一信号布线185的方向基本上相同的方向上延伸。第二信号布线195在与位线172和/或公共布线175的方向不同的方向上延伸。
在示例性实施方式中，如图1A所示，第二信号布线195在第二方向上延伸并且横跨公共布线175。
在示例性实施方式中，第二信号布线195设置在第二区域II和第三区域III上。在示例性实施方式中，第二信号布线195选择性地设置在第二区域II和第三区域III上，并且不延伸到第一区域I。
在示例性实施方式中，如图1A所示，第二信号布线195和第一信号布线185在平面图中布置为从最上面的栅线145f顺序地连接到最下面的栅线145a。
第二、第三和第四上绝缘层160、170和190可以包括与第一上绝缘层130的材料基本上相同或类似的硅氧化物基材料。第一至第三接触165、180和187、位线接触162、公共布线175、位线172以及第一和第二信号布线185和195例如可以包括金属，诸如钨、铜等。
根据本发明构思的示例性实施方式，如上所述，从外围电路区连接到栅线145的布线使用公共布线175在不同水平分散。
在比较示例中，如果布线全部布置在相同的水平(例如，在第一上绝缘层130或第二上绝缘层160上)，则布线的密度可能过度地增加。结果，可能发生布线之间的串扰。此外，每条布线的宽度可以减小以在外围电路区的有限区域中容纳布线。然而，随着栅线145的层叠数增加，由于图案化工艺的分辨极限，布线的宽度可能没有足够地减小。另外，布线的电阻可能在布线的宽度过度地减小时增大。
然而，根据本发明构思的示例性实施方式，布线可以使用在相同的水平合并多条栅线145的公共布线175而三维地布置。结果，提供用于容纳布线的增大的面积。因此，栅线145的层叠数可以增加，而没有增加布线的电阻。这个构造防止或减小在布线之间发生串扰。
图1A、1B、2和3示出信号布线185和195遍及两个水平分布。然而，本发明构思的示例性实施方式不限于此。例如，根据示例性实施方式，信号布线185和195可以遍及三个或更多水平分布。这个构造可以当栅线145在增加的水平处层叠时实现。在一示例性实施方式中，信号布线可以在单个水平分散。
图4至34是示出根据本发明构思的示例性实施方式的制造垂直存储器件的方法的截面图和俯视平面图。例如，图4至34示出根据本发明构思的示例性实施方式的制造在图1A、1B、2和3中示出的垂直存储器件的方法。
更具体而言，图6、15、21、23A、23B、26、29和32是示出根据本发明构思的示例性实施方式的制造垂直存储器件的方法的俯视平面图。图4、5、7、9、11、13、17、19、24、27、30和33是沿俯视平面图中显示的线I-I’截取的截面图。图8、10、12、14、16、18、20、22、25、28、31和34是沿俯视平面图中显示的线II-II’截取的截面图。
为了说明的方便，绝缘结构的图示在一些俯视平面图中被省略。
参考图4，在示例性实施方式中，绝缘夹层102(例如，102a至102g)和牺牲层104(例如，104a至104f)交替地且重复地形成在基板100上以形成模制结构。
基板100例如可以包括半导体材料，诸如硅和/或锗。在示例性实施方式中，基板100可以包括第一区域I、第二区域II和第三区域III。如上所述，第一区域I、第二区域II和第三区域III可以分别对应于垂直存储器件的单元区、延伸区和外围电路区。
绝缘夹层102例如可以由氧化物基材料诸如二氧化硅、硅碳氧化物和/或硅氟氧化物形成。牺牲层104可以由相对于绝缘夹层102具有蚀刻选择性并且可以通过湿法蚀刻工艺被有效地去除的材料形成。例如，牺牲层104例如可以由氮化物基材料诸如硅氮化物和/或硅硼氮化物形成。
绝缘夹层102和牺牲层104可以通过例如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺、原子层沉积(ALD)工艺或溅射工艺中的至少一种形成。
在一示例性实施方式中，最下面的绝缘夹层102a可以通过热氧化工艺或自由基氧化工艺形成在基板100的顶表面上。在一示例性实施方式中，考虑到垫126的形成(见图13)，最上面的绝缘夹层102g可具有相对大的厚度。
牺牲层104可以在随后的工艺中被去除以提供用于GSL、字线和SSL的空间。因而，绝缘夹层102和牺牲层104的数目可以考虑到GSL、字线和SSL的数目而被确定。图4示出牺牲层104和绝缘夹层102分别形成6层和7层。然而，本发明构思的示例性实施方式不限于此。例如，根据示例性实施方式，绝缘夹层102和牺牲层104的数目可以取决于垂直存储器件的集成度而增加。
参考图5，在示例性实施方式中，模制结构的横向部分被部分地蚀刻。模制结构的横向部分可以以例如阶梯式方式被部分地蚀刻以形成阶梯状模制结构。
覆盖第一区域I并且部分地覆盖第二区域II的光致抗蚀剂图案可以形成在最上面的绝缘夹层102g上。绝缘夹层102g至102a和牺牲层104f至104a的外围部分可以使用光致抗蚀剂图案作为蚀刻掩模被去除。光致抗蚀剂图案的外围部分可以被部分地去除以减小光致抗蚀剂图案的宽度。绝缘夹层102g和102b以及牺牲层104f和104b的外围部分可以再次使用光致抗蚀剂图案作为蚀刻掩模被蚀刻。蚀刻工艺可以通过与如上所述类似的方式重复以获得在图5中示出的阶梯状模制结构。
接着，覆盖阶梯状模制结构的横向部分或台阶部分的模制保护层110可以形成在基板100上。例如，覆盖阶梯状模制结构的绝缘层可以通过CVD工艺或旋涂工艺使用例如硅氧化物形成在基板100上。绝缘层的上部分可以被平坦化直到暴露最上面的绝缘夹层102g，从而形成模制保护层110。平坦化工艺可以包括例如化学机械抛光(CMP)工艺和/或回蚀工艺。
参考图6至8，在示例性实施方式中，沟道孔115穿过阶梯状模制结构形成。
例如，硬掩模可以形成在最上面的绝缘夹层102g和模制保护层110上。阶梯状模制结构的绝缘夹层102和牺牲层104可以通过执行例如干法蚀刻工艺被部分地蚀刻。硬掩模可以被用作蚀刻掩模以形成沟道孔115。沟道孔125从基板100的顶表面在第一方向上延伸。基板100的顶表面通过沟道孔115部分地暴露。硬掩模可以由例如硅基或碳基旋涂硬掩模(SOH)材料和/或光致抗蚀剂材料形成。
如图6所示，在示例性实施方式中，多个沟道孔115在第二方向上形成以形成沟道孔行。多个沟道孔行可以在第三方向上形成。在不同的沟道孔行中包括的沟道孔115可以沿第二方向和/或第三方向布置成Z字形构造。沟道孔115可以形成在第一区域I中。
硬掩模可以在沟道孔115的形成之后通过例如灰化工艺和/或剥离工艺被去除。
参考图9和10，在示例性实施方式中，半导体图案117形成在沟道孔115的下部分。
例如，半导体图案117可以使用经由沟道孔115暴露的基板100的顶表面作为籽晶而通过选择性外延生长(SEG)工艺形成。在示例性实施方式中，填充沟道孔115的下部分的非晶硅层可以形成，并且激光外延生长(LEG)工艺或固相外延(SPE)工艺可以在其上执行以形成半导体图案117。
在示例性实施方式中，半导体图案117的顶表面位于在两个较低水平的牺牲层104a和104b之间。
参考图11和12，在示例性实施方式中，包括电介质层结构120、沟道122和填充绝缘图案124的垂直沟道结构形成在沟道孔115中。
在示例性实施方式中，电介质层可以沿沟道孔115的侧壁以及半导体图案117和模制保护层110的顶表面形成。电介质层的上和下部分可以通过回蚀工艺被去除以在沟道孔115的侧壁上形成电介质层结构120。
在示例性实施方式中，沟道层以及填充沟道孔115的剩余部分的填充绝缘层顺序地形成在模制保护层110上，并且沟道层和填充绝缘层的上部分可以通过例如CMP工艺被平坦化，直到暴露模制保护层110和/或最上面的绝缘夹层102g。因此，沟道122和填充沟道孔115的填充绝缘图案124形成在半导体图案117上。
在示例性实施方式中，电介质层通过顺序地形成阻挡层、电荷储存层和隧道绝缘层形成。阻挡层可以由例如硅氧化物或金属氧化物形成。电荷储存层可以例如由诸如硅氮化物的氮化物或金属氧化物形成。隧道绝缘层可以例如由氧化物诸如硅氧化物形成。例如，电介质层可以形成为氧化物-氮化物-氧化物(ONO)分层结构。阻挡层、电荷储存层和隧道绝缘层可以通过例如CVD工艺、PECVD工艺、ALD工艺等形成。
沟道层可以由多晶硅或非晶硅形成。在示例性实施方式中，多晶硅或非晶硅用杂质掺杂。在一示例性实施方式中，进一步在沟道层上执行热处理或激光束照射。在这种情形下，沟道层可以变为包括单晶硅。填充绝缘层可以由例如硅氧化物或硅氮化物形成。沟道层和填充绝缘层可以通过例如CVD工艺、PECVD工艺、ALD工艺、PVD工艺、溅射工艺等形成。
电介质层结构120可具有例如围绕沟道122的外侧壁的吸管形状或圆筒形壳形状。沟道122可具有例如基本上杯子形状。填充绝缘图案124可具有例如插入在沟道122中的柱形状。在示例性实施方式中，填充绝缘层的形成可以被省略，并且沟道122可具有填充沟道孔115的柱形状。
参考图13和14，在示例性实施方式中，形成覆盖沟道孔115的上部分的垫126。
例如，电介质层结构120、沟道122和填充绝缘图案124的上部分可以通过例如回蚀工艺被部分地去除以形成凹槽。在示例性实施方式中，垫层形成在电介质层结构120、沟道122、填充绝缘图案124、最上面的绝缘夹层102g和模制保护层110上以充分地填充凹槽。例如，垫层可以以充分的方式填充该凹槽，使得在形成垫126时，垫126的上表面与它形成在其中的层(例如，图13和14中的绝缘夹层102g)的上表面基本上共面。垫层的上部分可以通过例如CMP工艺被平坦化，直到模制保护层130和/或最上面的绝缘夹层102g暴露从而由垫层的剩余部分形成垫126。
垫层可以使用例如多晶硅形成。在示例性实施方式中，多晶硅通过例如溅射工艺或ALD工艺用n型杂质掺杂。在一示例性实施方式中，形成包括非晶硅的初始垫层，并且对其进行结晶工艺以形成垫层。
根据沟道孔行的布置，多个垫126可以在最上面的绝缘夹层102g中限定垫行，并且多个垫行可以沿第三方向形成。沟道行可以被限定在垫行下面，并且多个沟道行可以沿第三方向布置。
在示例性实施方式中，第一上绝缘层130形成在最上面的绝缘夹层102、垫126和模制保护层110上。第一上绝缘层130可以通过CVD工艺、旋涂工艺等由例如硅氧化物形成。
参考图15和16，在示例性实施方式中，形成切割阶梯状模制结构的开口135。
例如，在示例性实施方式中，形成部分地暴露在第三方向上相邻的沟道行中的一些之间的第一上绝缘层130的硬掩模。第一上绝缘层130、模制保护层110、绝缘夹层102和牺牲层104可以通过例如干法蚀刻工艺使用硬掩模作为蚀刻掩模被部分地蚀刻以形成开口135。硬掩模可以使用例如光致抗蚀剂材料或SOH材料形成。硬掩模可以在开口135的形成之后通过例如灰化工艺和/或剥离工艺被去除。
开口135在第二方向上延伸，并且多个开口135可以沿第三方向形成。预定数目的沟道行可以布置于在第三方向上相邻的开口135之间。例如，如图15所示，在示例性实施方式中，四个沟道行被包括在相邻的开口135之间。然而，本发明构思的示例性实施方式不限于此。例如，在示例性实施方式中，在开口135之间的沟道行的数目可以考虑到垂直存储器件的电路设计或集成度而被适当地调整。
如图16所示，在示例性实施方式中，在开口135的形成之后，绝缘夹层102和牺牲层104变成绝缘夹层图案106(例如，106a至106g)和牺牲图案108(例如，108a至108f)。在每个水平处的绝缘夹层图案106和牺牲图案108可具有例如在第二方向上延伸的板形状。基板100的顶表面以及绝缘夹层图案106和牺牲图案108的侧壁通过开口135暴露。
参考图17和18，在示例性实施方式中，去除通过开口135暴露的牺牲图案108。在示例性实施方式中，牺牲图案108可以使用例如对硅氮化物具有蚀刻选择性的磷酸作为蚀刻剂溶液通过湿法蚀刻工艺被去除。
间隔140由在第一方向上相邻的绝缘夹层图案106之间的从其去除了牺牲图案108的空间限定。垂直沟道结构的侧壁(例如，电介质层结构120的侧壁)可以通过间隔140被部分地暴露。在示例性实施方式中，半导体图案117的侧壁通过最下面的间隔140暴露。
参考图19和20，在示例性实施方式中，界面层143和栅线145(例如，145a至145f)形成在每个间隔140中。
在示例性实施方式中，界面层143形成在绝缘夹层图案106和模制保护层110的定义间隔140的表面上以及电介质层结构120的外侧壁上。最下面的界面层143可以与半导体图案117的侧壁接触。
在示例性实施方式中，界面层143形成在绝缘夹层图案106的通过开口135暴露的侧壁上。
界面层143可以通过例如ALD工艺、溅射工艺等由金属氧化物和/或金属氮化物形成。
在示例性实施方式中，充分地填充间隔140并且至少部分地填充开口135的栅电极层形成在界面层143上。栅电极层也可以形成在第一上绝缘层130的顶表面上。
栅电极层可以使用金属或金属氮化物形成。例如，栅电极层可以由金属诸如钨、铝、铜、钛或钽，或所述金属的氮化物形成。在一示例性实施方式中，栅电极层可以形成为包括由金属氮化物形成的阻挡层以及金属层的多层结构。栅电极层可以通过例如CVD工艺、PECVD工艺、ALD工艺、PVD工艺、溅射工艺等形成。
在示例性实施方式中，栅电极层被部分地去除以在每个水平的间隔140中形成栅线145。
栅电极层的上部分可以通过例如CMP工艺被平坦化，直到暴露第一上绝缘层130。栅电极层的在开口135中并且在基板100的顶表面上形成的部分可以被另外地蚀刻以获得栅线145。
栅线145可以包括从基板100的顶表面顺序层叠并且在第一方向上彼此间隔开的GSL(例如，栅线145a)、字线(例如，栅线145b至145e)以及SSL(例如，栅线145f)。在示例性实施方式中，GSL、字线和SSL形成的层的数目可以考虑到垂直存储器件的电路设计和容量而增加。
栅线层叠结构可以由栅线145、绝缘夹层图案106和在栅线145和绝缘夹层图案106中包括的沟道行定义。多个栅线层叠结构可以沿第三方向布置，并且可以通过开口135彼此间隔开。
参考图21和22，在示例性实施方式中，执行离子注入工艺以在基板100的通过开口135暴露的上部分处形成杂质区103。杂质区103在基板100的上部分在第二方向上延伸。
在示例性实施方式中，填充开口135的绝缘图案150和导线155形成在杂质区103上。
例如，在示例性实施方式中，包括硅氧化物的绝缘层沿第一上绝缘层130的顶表面以及开口135的侧壁和底部形成。绝缘层的形成在第一上绝缘层130的顶表面以及开口135的底部上的部分通过例如CMP工艺和/或回蚀工艺被去除以形成绝缘图案150。填充开口135的剩余部分的导电层形成在第一上绝缘层130上，并且导电层的上部分通过CMP工艺被平坦化以形成导线155。导电层可以通过溅射工艺或ALD工艺由例如金属、金属硅化物和/或掺杂多晶硅形成。
在示例性实施方式中，导线155和绝缘图案150延伸穿过第一上绝缘层130和栅线层叠结构，并且在第二方向上在开口135中延伸。在示例性实施方式中，导线155用作垂直存储器件的CSL，并且通过绝缘图案150与栅线145绝缘。
参考图23A、23B、24和25，在示例性实施方式中，覆盖导线155和绝缘图案150的第二上绝缘层160形成在第一上绝缘层130上。位线接触162穿过第二上绝缘层160和第一上绝缘层130形成在第一区域I上以电连接到垫126。第一接触165(例如，165a至165f)穿过第二上绝缘层160、第一上绝缘层130和模制保护层110形成在第二区域II上以电连接到在每个水平处的栅线145。
如图23A所示，第一接触165可以在平面图中形成为沿第二方向的Z字形构造。因此，在相邻的第一接触165之间的距离可以增大，从而可以另外地获得用于形成第一接触165的工艺裕度。
在示例性实施方式中，如图23B所示，第一接触166在平面图中布置成沿第二方向的基本上直线。
在下文中，将参考图23A中示出的结构描述随后的工艺和元件。
在示例性实施方式中，电连接到例如SSL 145f的第一接触165f延伸穿过第二上绝缘层160、第一上绝缘层130和最上面的绝缘夹层图案106g。第一接触165也可以延伸穿过在每个水平处的界面层143。
在示例性实施方式中，用于形成位线接触162和第一接触165的接触孔通过例如基本上相同的光刻工艺同时形成。可以形成充分地填充接触孔的第一导电层，并且第一导电层的上部分可以通过例如CMP工艺被平坦化，直到暴露第二上绝缘层160，从而同时形成位线接触162和第一接触165。
如图23A和23B所示，在示例性实施方式中，在栅线层叠结构中的每个水平处，对每条栅线145形成一个第一接触165。
参考图26至28，在示例性实施方式中，位线172和公共布线175形成在第二绝缘夹层160上。
例如，在示例性实施方式中，第二导电层形成在第二绝缘夹层160上。第二导电层可以沿第三方向被线性地蚀刻以形成位线172和公共布线175(例如，175a至175f)。
在示例性实施方式中，位线172在第三方向上在第一区域I上延伸，并且电连接到多个位线接触162。多条位线172可以沿第二方向形成在第一区域I上。
在示例性实施方式中，公共布线175在第三方向上延伸，并且电连接到第一接触165，第一接触165可以形成在位于相同水平并且被包括在不同栅线层叠结构中的栅线145上。多条公共布线175可以沿第二方向形成在第二区域II上。
在示例性实施方式中，公共布线175沿第二方向从连接到SSL 145f的公共布线175f到连接到GSL 145a的公共布线175a顺序地布置。
参考图29至31，在示例性实施方式中，覆盖位线172和公共布线175的第三上绝缘层170形成在第二上绝缘层160上。第二接触180穿过第三上绝缘层170形成以与公共布线175中的一些公共布线175(例如，175a、175b和175c)接触。第一信号布线185(例如，185a、185b和185c)形成在第三上绝缘层170上以经由第二接触180电连接到一些公共布线175(例如，175a、175b和175c)。
在示例性实施方式中，所述一些公共布线(例如，175a、175b和175c)中的每一个形成有一个第二接触180。第三导电层可以形成在第三上绝缘层170和第二接触180上。第三导电层可以沿第二方向被蚀刻以形成电连接到每个第二接触180的第一信号布线185。
例如，在示例性实施方式中，第一信号布线185经由公共布线175电连接到在栅线层叠结构中包括的栅线145的一些。例如，第一信号布线185可以电连接到GSL 145a以及一些字线145b和145c。
参考图32至34，在示例性实施方式中，覆盖第一信号布线185的第四上绝缘层190形成在第三上绝缘层170上。第三接触187穿过第四上绝缘层190和第三上绝缘层170形成以设置在除了接触第二接触180的所述一些公共布线(例如，175a、175b和175c)之外的剩余公共布线175(例如，175d、175e和175f)上。经由第三接触187电连接到剩余的公共布线175的第二信号布线195(例如，195d、195e和195f)形成在第四上绝缘层190上。
在示例性实施方式中，对所述剩余的公共布线175d、175e和175f的每一个形成一个第三接触187。第四导电层可以形成在第四上绝缘层190和第三接触187上。第四导电层可以沿第二方向被图案化以形成电连接到每个第三接触187的第二信号布线195。
例如，在示例性实施方式中，第二信号布线195经由公共布线175电连接到栅线层叠结构中包括的除了连接到第一信号布线185的栅线145之外的剩余栅线145。例如，第二信号布线195可以电连接到SSL 145f以及上字线145e和145d。
第二至第四上绝缘层160、170和190可以通过例如CVD工艺或旋涂工艺由与第一上绝缘层130的材料基本上相同或类似的硅氧化物基材料形成。第一至第四导电层可以通过溅射工艺、ALD工艺等例如由金属诸如钨或铜形成。
根据如上所述的示例性实施方式，信号布线185和195可以利用公共布线175隔开并形成在不同的层。因而，可以获得用于形成信号布线185和195的图案化裕度，并且可以形成包括增加的数量的栅线的垂直存储器件。
图35是示出根据本发明构思的示例性实施方式的垂直存储器件的截面图。图35示出根据本发明构思的示例性实施方式的包括布线结构的垂直存储器件的上部分。为了说明的方便，与参考图1A、1B、2和3说明的那些基本上相同或类似的元件和/或构造的进一步描述可以在此处被省略。
参考图35，如同样参考图1A、1B、2和3描述的，在示例性实施方式中，布线结构包括第一至第三接触165、180和187、公共布线175、第一信号布线185和第二信号布线195。公共布线175、第一信号布线185和第二信号布线195可以位于不同的水平。例如，在示例性实施方式中，公共布线175、第一信号布线185和第二信号布线195分别设置在第二上绝缘层160、第三上绝缘层170和第四上绝缘层190上。
在示例性实施方式中，位线173位于与公共布线175的水平不同的水平处。在示例性实施方式中，位线173位于比公共布线175的水平高且比第二信号布线195的水平低的水平处。
在一示例性实施方式中，如图35所示，位线173可以位于与第一信号布线185的水平相同的水平处。例如，在一示例性实施方式中，位线173设置在第三上绝缘层170上，并且被第四上绝缘层190覆盖。在这种情形下，位线接触163可以延伸穿过第三至第一上绝缘层170、160和130以与垫126接触。
在示例性实施方式中，在形成公共布线175和第三上绝缘层170之后，位线接触163和第二接触180可以通过基本上相同的光刻工艺和沉积工艺形成。接着，位线173和第一信号布线185可以由相同的导电层并且通过基本上相同的图案化工艺形成。
图36是示出根据本发明构思的示例性实施方式的垂直存储器件的截面图。图36示出根据一示例性实施方式的包括布线结构的垂直存储器件的上部分。为了说明的方便，与参考图1A、1B、2和3说明的那些基本上相同或类似的元件和/或构造的进一步描述可以在此处被省略。
参考图36，如同样参考图1A、1B、2和3描述的，在示例性实施方式中，布线结构包括第一至第三接触165、180和187、公共布线175、第一信号布线185和第二信号布线195。公共布线175、第一信号布线185和第二信号布线195可以位于不同的水平。例如，在示例性实施方式中，公共布线175、第一信号布线185和第二信号布线195分别设置在第二上绝缘层160、第三上绝缘层170和第四上绝缘层190上。
在示例性实施方式中，位线174位于与公共布线175的水平不同的水平处。在示例性实施方式中，位线174位于比公共布线175和第一信号布线185的水平高的水平处。
在一示例性实施方式中，如图36所示，位线174位于与第二信号布线195的水平相同的水平处。例如，位线174可以设置在第四上绝缘层190上。在这种情形下，位线接触164可以延伸穿过第四至第一上绝缘层190、170、160和130以与垫126接触。
在示例性实施方式中，在形成第一信号布线185和第四上绝缘层190之后，位线接触164和第三接触187可以通过基本上相同的光刻工艺和沉积工艺形成。接着，位线174和第二信号布线195可以由相同的导电层并且通过基本上相同的图案化工艺形成。
图37是示出根据本发明构思的示例性实施方式的垂直存储器件的截面图。图37示出包括布线结构的垂直存储器件的上部分。为了说明的方便，与参考图1A、1B、2和3说明的那些基本上相同或类似的元件和/或构造的进一步描述可以在此处被省略。
参考图37，如同样参考图1A、1B、2和3描述的，在示例性实施方式中，位线接触162延伸穿过第二上绝缘层160和第一上绝缘层130以设置在垫126上。位线172设置在第二上绝缘层160上以经由位线接触162电连接到垫126。
在示例性实施方式中，布线结构包括第一接触265(例如，265a至265f)、第二接触280、第三接触287、公共布线275(例如，275a至275f)、第一信号布线285和第二信号布线295。第一和第二信号布线285和295分别经由第二和第三接触280和287电连接到公共布线275。公共布线275、第一信号布线285和第二信号布线295可以位于不同的水平。例如，在示例性实施方式中，公共布线275和第一信号布线285分别设置在第三上绝缘层170和第四上绝缘层190上。在示例性实施方式中，第五上绝缘层200进一步形成在第四上绝缘层190上，并且第二信号布线295设置在第五上绝缘层200上。
在示例性实施方式中，在形成位线172之后，形成覆盖位线172的第三上绝缘层170。接着，第一接触265可以穿过第三至第一上绝缘层170、160和130以及模制保护层110形成，并且电连接到第一接触265的公共布线275可以形成在第三上绝缘层170上。第二和第三接触280和287以及第一和第二信号布线285和295可以通过与参考图29至34说明的那些基本上相同或类似的逐步形成工艺形成。
因此，在示例性实施方式中，公共布线275、第一信号布线285和第二信号布线295位于比位线172的水平高的水平处。
如参考图35至37所描述的，在示例性实施方式中，位线的位置/水平可以考虑到垂直存储器件的图案化方便和操作可靠性而被适当地调整。在示例性实施方式中，位线形成在比第二信号布线195的水平高的水平处。
图38至40是示出根据本发明构思的示例性实施方式的垂直存储器件的俯视平面图和截面图。更具体而言，图38是示出垂直存储器件的俯视平面图。图39和40是沿图38的线II-II’截取的截面图。
参考图38和39，在示例性实施方式中，与参考图1A、1B、2和3说明的基本上相同或类似的布线结构设置在垂直存储器件的第二区域II和第三区域III上。
在示例性实施方式中，布线结构包括连接到相应的栅线145(例如，145a至145f)的第一接触165(例如，165a至165f)、第二和第三接触180和187、公共布线175(例如，175a至175f)、第一信号布线185(例如，185a、185b和185c)以及第二信号布线195(例如，195d、195e和195f)。公共布线175、第一信号布线185和第二信号布线195可以位于不同的水平。例如，在示例性实施方式中，公共布线175、第一信号布线185和第二信号布线195分别设置在第二上绝缘层160、第三上绝缘层170和第四上绝缘层190上。
在示例性实施方式中，位线在不同的水平分布。在示例性实施方式中，位线包括例如第一位线172a和第二位线172b。第二位线172b位于比第一位线172a的水平高的水平处。
在示例性实施方式中，第一位线172a位于与公共布线175的水平相同的水平处。在这种情形下，如图39所示，第一位线172a设置在第二上绝缘层160上。
例如，在示例性实施方式中，第一位线接触162a可以与第一接触165一起形成。第一位线接触162a可以穿过第二和第一上绝缘层160和130形成以与垫126接触。接着，第一位线172a和公共布线175可以由相同的导电层并通过相同的蚀刻工艺形成。
在示例性实施方式中，第二位线172b位于与第一信号布线185的水平基本上相同的水平处。在这种情形下，如图39所示，第二位线172b设置在第三上绝缘层170上。
例如，在示例性实施方式中，第二位线接触162b可以与第二接触180一起形成。第二位线接触162b可以穿过第三至第一上绝缘层170、160和130形成以与垫126接触。接着，第二位线172b和第一信号布线185可以由相同的导电层并通过相同的蚀刻工艺形成。
在示例性实施方式中，如图38所示，第一位线172a和第二位线172b沿第二方向交替地布置。因此，位线可以沿第二方向在不同的水平交替地设置。
参考图40，在示例性实施方式中，第一位线173a和第二位线173b分别设置在第三上绝缘层170和第四上绝缘层190上。在这种情形下，第一位线173a和第二位线173b分别位于与第一信号布线185和第二信号布线195的水平基本上相同的水平处。
例如，在示例性实施方式中，第一位线接触163a可以与第二接触180一起形成。第一位线接触163a可以穿过第三至第一上绝缘层170、160和130形成以与垫126接触。第一位线173a和第一信号布线185可以由相同的导电层并通过相同的蚀刻工艺形成。
接着，第二位线接触163b可以与第三接触187一起形成。第二位线接触163b可以穿过第四至第一上绝缘层190、170、160和130形成以与垫126接触。第二位线173b和第二信号布线195可以由相同的导电层并通过相同的蚀刻工艺形成。
根据如上所述的示例性实施方式，位线还在形成连接到在不同的水平处的栅线145的信号布线的同时在不同的水平分布。因而，可以另外地获得用于在第一区域I上形成位线的空间和图案化裕度。
图41是示出根据本发明构思的示例性实施方式的垂直存储器件的外围电路区的截面图。
参考图41，在示例性实施方式中，第一至第三外围电路接触350、380和387、以及第一至第三外围电路布线375、385和395形成在外围电路区上(例如，在第三区域III上)。
例如，在示例性实施方式中，第一外围电路接触350延伸穿过第二上绝缘层160、第一上绝缘层130和模制保护层110以电连接到第二杂质区103a。第二杂质区103a可以形成在例如第三区域III的基板100的上部分，并且可以与外围电路栅结构一起定义晶体管。
在示例性实施方式中，第一外围电路布线375设置在第二上绝缘层160上，并且电连接到第一外围电路接触350。在示例性实施方式中，第一外围电路布线375位于与图1A、1B、2和3示出的公共布线175的水平基本上相同的水平处。在一示例性实施方式中，第一外围电路布线375可以从公共布线175分叉。
在示例性实施方式中，第二外围电路接触380设置在第三上绝缘层170中在第一外围电路布线375上。第二外围电路布线385可以设置在第三上绝缘层170上，并且可以电连接到第二外围电路接触380。在示例性实施方式中，第二外围电路布线385位于与图1A、1B、2和3示出的第一信号布线185的水平基本上相同的水平处。在一示例性实施方式中，第二外围电路布线385可以从第一信号布线185分叉。
在示例性实施方式中，第三外围电路接触387设置在第四上绝缘层190中在第二外围电路布线385上。第三外围电路布线395可以设置在第四上绝缘层190上，并且可以电连接到第三外围电路接触387。在示例性实施方式中，第三外围电路布线395位于与图1A、1B、2和3示出的第二信号布线195的水平基本上相同的水平处。在一示例性实施方式中，第三外围电路布线395可以从第二信号布线195分叉。
根据如上所述的示例性实施方式，连接到信号布线的外围电路布线也可以在不同的水平处形成信号布线的同时在不同的水平分布。因而，外围电路布线可以三维地布置在外围电路区的有限区域中。结果，根据本发明构思的示例性实施方式，垂直存储器件的整体布线密度可以提高。
根据本发明构思的示例性实施方式，提供共同地连接到包括在不同的栅线层叠结构中的处于相同水平的栅线的公共布线。电连接到栅线的信号布线经由公共布线在不同的水平分布。因此，即使在栅线的层的数目变大时，也可以提供用于容纳信号布线的额外区域。
在本发明构思的示例性实施方式中，非易失性存储器可以被实施为包括三维(3D)存储阵列。3D存储阵列可以整体地形成在基板(例如，半导体基板，诸如例如硅或绝缘体上半导体基板)上。3D存储阵列可以包括存储单元阵列的两个或更多物理层，该存储单元阵列具有设置在基板上的有源区域以及与那些存储单元的操作有关的电路，无论这样的有关的电路是在这样的基板上还是在这样的基板内。术语“整体地”意指该阵列的每个水平的层被直接沉积在该阵列的每个下面的水平的层上。
在示例性实施方式中，3D存储阵列包括垂直取向以使得至少一个存储单元位于另一存储单元上的垂直NAND串。所述至少一个存储单元可以包含电荷捕获层。
通过引用被合并于此的以下专利文件描述了用于三维存储阵列的适当构造，其中三维存储阵列被配置成多个水平，字线和/或位线在各水平之间被共用：第7,679,133号美国专利；第8,553,466号美国专利；第8,654,587号美国专利；第8,559,235号美国专利；以及第2011/0233648号美国专利公开。
虽然已经参考本发明构思的示例性实施方式特别显示并描述了本发明构思，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离由权利要求所限定的本发明构思的精神和范围。
本申请要求享有2015年10月29日提交的第10-2015-0150764号韩国专利申请的优先权，其公开通过引用被整体合并于此。

Claims (25)

1.一种垂直存储器件，包括：
基板；
多个沟道，在基本上垂直于所述基板的顶表面的第一方向上延伸；
多条栅线，围绕所述沟道当中的预定数量的沟道，其中所述栅线沿所述第一方向以及平行于所述基板的所述顶表面的方向布置并且彼此间隔开；
多条公共布线，电连接到所述栅线，其中每条公共布线电连接到所述栅线当中的在相同水平的相应栅线；以及
多条信号布线，经由所述公共布线电连接到所述栅线。
2.根据权利要求1所述的垂直存储器件，其中所述栅线沿所述第一方向层叠，并且所述栅线在基本上平行于所述基板的所述顶表面的第二方向上延伸。
3.根据权利要求2所述的垂直存储器件，其中所述公共布线在基本上平行于所述基板的所述顶表面并且交叉所述第二方向的第三方向上延伸。
4.根据权利要求3所述的垂直存储器件，其中所述信号布线在与所述公共布线不同的方向上延伸。
5.根据权利要求4所述的垂直存储器件，其中所述信号布线在所述第二方向上延伸。
6.根据权利要求1所述的垂直存储器件，其中所述信号布线设置在所述公共布线上方。
7.根据权利要求6所述的垂直存储器件，其中所述信号布线包含第一信号布线和第二信号布线，并且所述第一信号布线设置在与所述第二信号布线不同的水平。
8.根据权利要求7所述的垂直存储器件，其中所述第一信号布线电连接到所述公共布线当中的一些公共布线，并且所述一些公共布线连接到所述栅线中的在预定数量的较低水平层处的相应栅线。
9.根据权利要求8所述的垂直存储器件，其中所述第二信号布线电连接到除了连接到所述第一信号布线的所述一些公共布线之外的公共布线。
10.根据权利要求1所述的垂直存储器件，还包括：
电连接到所述沟道的多条位线。
11.根据权利要求10所述的垂直存储器件，其中所述公共布线和所述位线在相同的方向上延伸，并且所述信号布线在与所述公共布线和所述位线不同的方向上延伸。
12.根据权利要求10所述的垂直存储器件，其中所述位线设置在与所述公共布线相同的水平或比所述公共布线低的水平。
13.根据权利要求10所述的垂直存储器件，其中所述位线设置在与所述信号布线当中的一些信号布线相同的水平处。
14.根据权利要求10所述的垂直存储器件，其中所述位线包含第一位线和第二位线，并且所述第一位线设置在与所述第二位线不同的水平处。
15.一种垂直存储器件，包括：
基板；
设置在所述基板上的多个栅线层叠结构，其中每个栅线层叠结构包括：
多个沟道，在基本上垂直于所述基板的顶表面的第一方向上延伸；以及
多条栅线，围绕所述沟道的外侧壁，其中所述栅线沿所述第一方向层叠并彼此间隔开；
多条公共布线，在所述栅线层叠结构当中的不同栅线层叠结构上方延伸，其中每条公共布线电连接到所述栅线当中的在相同水平的相应栅线；以及
多条信号布线，经由所述公共布线电连接到所述栅线，其中所述信号布线设置在彼此不同的水平处。
16.根据权利要求15所述的垂直存储器件，其中每个栅线层叠结构具有阶梯状形状，并且每个栅线层叠结构包括由在不同水平的所述栅线限定的台阶部分。
17.根据权利要求16所述的垂直存储器件，
其中所述基板包括单元区、延伸区和外围电路区，
其中所述沟道设置在所述单元区中，并且所述台阶部分设置在所述延伸区中。
18.根据权利要求17所述的垂直存储器件，其中所述公共布线选择性地设置在所述延伸区中。
19.根据权利要求18所述的垂直存储器件，其中所述信号布线从所述延伸区延伸到所述外围电路区。
20.根据权利要求19所述的垂直存储器件，其中所述信号布线设置在所述公共布线上方，并且所述信号布线在与所述公共布线不同的方向上延伸。
21.根据权利要求16所述的垂直存储器件，还包括：
设置在所述台阶部分上的多个第一接触，
其中所述第一接触当中的电连接到所述台阶部分中的在相同水平处的台阶部分的第一接触通过所述公共布线中的同一条公共布线彼此连接。
22.根据权利要求21所述的垂直存储器件，其中所述第一接触沿所述信号布线延伸的方向布置成Z字形构造。
23.根据权利要求21所述的垂直存储器件，还包括：
连接所述信号布线和所述公共布线的多个第二接触，其中对所述公共布线的每一个提供所述第二接触之一。
24.一种垂直存储器件，包括：
基板；
多个沟道，在相对于所述基板的顶表面的垂直方向上延伸；
多条栅线，围绕所述沟道当中的预定数量的沟道，其中所述栅线沿所述垂直方向以及平行于所述基板的所述顶表面的方向布置并且彼此间隔开，并且所述栅线包含顺序层叠在所述基板的所述顶表面上的地选择线(GSL)、多条字线和串选择线(SSL)；
多条公共布线，电连接到所述栅线，其中每条公共布线电连接到所述栅线当中的在相同水平的相应栅线；以及
多条信号布线，经由所述公共布线电连接到所述栅线，其中所述信号布线在多个水平处分布。
25.根据权利要求24所述的垂直存储器件，其中所述信号布线设置在所述公共布线上方，所述信号布线包含第一信号布线和第二信号布线，并且所述第一信号布线设置在与所述第二信号布线不同的水平处。
CN201610971038.2A 2015-10-29 2016-10-28 垂直存储器件 Active CN107017262B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150150764A KR102453709B1 (ko) 2015-10-29 2015-10-29 수직형 메모리 장치
KR10-2015-0150764 2015-10-29

Publications (2)

Publication Number Publication Date
CN107017262A true CN107017262A (zh) 2017-08-04
CN107017262B CN107017262B (zh) 2022-01-18

Family

ID=58546149

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610971038.2A Active CN107017262B (zh) 2015-10-29 2016-10-28 垂直存储器件

Country Status (4)

Country Link
US (3) US10242997B2 (zh)
KR (1) KR102453709B1 (zh)
CN (1) CN107017262B (zh)
DE (1) DE102016113851B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507833A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种三维存储器及其制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102453709B1 (ko) 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치
KR20180066650A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 소자
KR102433893B1 (ko) * 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치
KR102432379B1 (ko) * 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
US11177269B2 (en) * 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10937791B1 (en) * 2019-08-27 2021-03-02 Nanya Technology Corporation Method for fabricating and semiconductor device having the second bit line contact higher than the top surface of the first bit line
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
US8652921B2 (en) * 2008-10-09 2014-02-18 Samsung Electronics Co., Ltd. Semiconductor device having a damp-proof structure and method of fabricating the same
US20140197546A1 (en) * 2013-01-17 2014-07-17 Sung-Min Hwang Pad structures and wiring structures in a vertical type semiconductor device
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101595486B1 (ko) * 2010-01-27 2016-02-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
JP5398378B2 (ja) 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP5306080B2 (ja) 2009-07-01 2013-10-02 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5394270B2 (ja) 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101702060B1 (ko) 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101190743B1 (ko) 2010-12-30 2012-10-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20120126399A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140028968A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
KR102066925B1 (ko) 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150066934A (ko) 2013-12-09 2015-06-17 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR20150081165A (ko) 2014-01-03 2015-07-13 삼성전자주식회사 메모리 소자의 제조방법
KR102453709B1 (ko) 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652921B2 (en) * 2008-10-09 2014-02-18 Samsung Electronics Co., Ltd. Semiconductor device having a damp-proof structure and method of fabricating the same
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
US20140197546A1 (en) * 2013-01-17 2014-07-17 Sung-Min Hwang Pad structures and wiring structures in a vertical type semiconductor device
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507833A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种三维存储器及其制备方法

Also Published As

Publication number Publication date
US11889692B2 (en) 2024-01-30
CN107017262B (zh) 2022-01-18
US20190189634A1 (en) 2019-06-20
DE102016113851A1 (de) 2017-05-04
KR20170049886A (ko) 2017-05-11
US10242997B2 (en) 2019-03-26
US20210313349A1 (en) 2021-10-07
KR102453709B1 (ko) 2022-10-12
US20170125439A1 (en) 2017-05-04
DE102016113851B4 (de) 2022-05-19

Similar Documents

Publication Publication Date Title
CN107017262A (zh) 垂直存储器件
USRE48482E1 (en) Vertical memory devices and methods of manufacturing the same
US10249635B2 (en) Three-dimensional semiconductor memory device and method for manufacturing the same
KR101944229B1 (ko) 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
US10600805B2 (en) Vertical memory devices with common source including alternately repeated portions having different widths
KR101624978B1 (ko) 반도체 소자 및 그 제조 방법
KR101175885B1 (ko) 반도체 메모리 장치 및 이의 제조 방법
US8697498B2 (en) Methods of manufacturing three dimensional semiconductor memory devices using sub-plates
CN107425004A (zh) 垂直存储器件
CN107046037A (zh) 垂直存储器件及其制造方法
US20160276360A1 (en) Honeycomb cell structure three-dimensional non-volatile memory device
KR20190083164A (ko) 반도체 메모리 장치
KR20180114262A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
JP5522622B2 (ja) 半導体記憶装置及びその製造方法
KR20180126210A (ko) 수직형 반도체 소자
KR20130007703A (ko) 3차원 반도체 기억 소자 및 그 제조방법
US9356039B2 (en) Nonvolatile memory device including a source line having a three-dimensional shape
CN109671713A (zh) 半导体器件
US20160020221A1 (en) Three-dimensional (3d) non-volatile memory device
CN108389865A (zh) 具有倾斜栅电极的三维半导体存储器件
CN110400805A (zh) 半导体存储器装置
US20210358935A1 (en) Three-dimensional (3d) semiconductor memory device
CN111326498B (zh) 三维半导体存储器件
KR102666113B1 (ko) 3차원 반도체 메모리 소자
CN110391174A (zh) 制造具有含有多个沟槽的结构图案的半导体器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant