CN116247031A - 半导体元件及其制备方法 - Google Patents

Abstract

本公开提供一种具有埋入字元线的半导体元件及其制备方法。该半导体元件具有一基底以及一第一介电层，该基底具有一表面，该第一介电层从该基底的该表面延伸进入该基底中。该半导体元件亦具有一第二介电层以及一第一导电层，该第二介电层设置在该第一介电层上并从该基底的该表面延伸进入该基底中，该第一导电层设置在该基底中并借由该第一介电层以及该第二介电层而与该基底分隔开。

Description

半导体元件及其制备方法

技术领域

本申请案主张美国第17/541,817号及第17/544,410号专利申请案的优先权(即优先权日为“2021年12月3日”及“2021年12月7日”)，其内容以全文引用的方式并入本文中。

本公开关于一种半导体元件以其制备方法。特别是有关于一种具有埋入字元线的半导体元件及其制备方法。

背景技术

在一动态随机存取存储器(DRAM)元件中，借由多个字元线寻找多个存储器胞的地址。应当避免在不同存储器胞中的多个字元线之间的干扰以降低储存节点漏电(例如接面漏电以及次临界(sub-threshold)漏电)，并保留写入到单元电容器(cell capacitor)的电荷。

当DRAM元件变得高度整合时，其变得更加难以使在一存储器胞中的一个字元线(其可表示成一主动字元线)与在一相邻存储器胞中的另一字元线(其可表示成一通过(passing)字元线)进行绝缘。当一通过字元线导通时，可借由阱辅助式穿隧(trap-assisted tunneling)而加速接面漏电流，而阱辅助式穿隧借由一内部电场所产生。

上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底，具有一表面；以及一第一介电层，从该基底的该表面延伸进入该基底中。该半导体元件亦包括一第二介电层，设置在该第一介电层上并从该基底的该表面延伸进入该基底中；以及一第一导电层，设置在该基底中并借由该第一介电层以及该第二介电层而与该基底分隔开。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底，具有一表面；一第一介电层，从该基底的该表面延伸进入该基底中；以及一第一导电层，设置在该基底中并借由该第一介电层而与该基底分隔开。该半导体元件亦包括一第二介电层，从该基底的该表面延伸进入该基底中；以及一第二导电层，设置在该基底中并借由该第二介电层而与该基底分隔开。该第一介电层与该第二介电层具有不同厚度。

本公开的再另一实施例提供一种半导体元件的制备方法。该方法包括形成一第一凹陷部在一基底中的一第一介电层中；以及形成一第二凹陷部以与该第一凹陷部分隔开并在该基底中。该制备方法亦包括设置一保护层在该基底上以覆盖该第二凹陷部；以及设置一第二介电层在该第一介电层上。

借由形成两个介电层在该导电层与该基底之间，所以可降低该有效电场，也因此可降低该接面漏电流。因此，可避免在不同存储器胞中的多个字元线之间的干扰，并可保留写入到该单元电容器(cell capacitor)的该电荷。

上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号指相同的元件。

图1是剖视示意图，例示本公开一些实施例的半导体元件。

图2A是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2B是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2C是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2D是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2E是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2F是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2G是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2H是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2I是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2J是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2K是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2L是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2M是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2N是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2O是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2P是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2Q是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2R是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2S是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图2T是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图3是流程示意图，例示本公开一些实施例的半导体元件的制备方法。

其中，附图标记说明如下：

1：半导体元件

10：基底

101：表面

102：表面

10a：扩散区

10b：扩散区

11：介电层

11a：子层

11a1：表面

11b：子层

11b1：表面

11r：凹陷部

12：导电层

121：表面

12m：导电材料

13：介电层

131：表面

13r：凹陷部

14：导电层

141：表面

15：隔离层

16：位元线

16a：多晶硅

16b：层压物

17：隔离层

18：隔离层

18r：开口

19：电容器接触点栓塞

20：隔离层

21：电容器接触垫

22：隔离层

23：电容器

23a：下电极

23b：隔离层

23c：上电极

24：保护层

25：光阻

30：制备方法

S31：步骤

S32：步骤

S33：步骤

S34：步骤

S35：步骤

S36：步骤

具体实施方式

现在使用特定语言描述图式中所描述的本公开的多个实施例(或例子)。应当理解，在此并未意味限制本公开的范围。所描述的该等实施例的任何改变或修改，以及本文件中所描述的原理的任何进一步应用，都被认为是本公开内容所属技术领域中具有通常知识者通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共用相同的元件编号。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1是剖视示意图，例示本公开一些实施例的半导体元件1。在一些实施例中，半导体元件1可包括一电路，例如一存储器胞。在一些实施例中，该存储器胞可包括一动态随机存取存储器胞(DRAM cell)。如图1所示，在一些实施例中，半导体元件1可包括一基底10、扩散区10a、10b、介电层11、13、导电层12、14以及一隔离层15。

在一些实施例中，导电层12及14可当作字元线。举例来说，导电层12及14可与多个位元线(例如图1所示的一位元线16)一起使用，以寻找多个存储器胞的地址。举例来说，导电层14可当作在一存储器胞中的一晶体管的一栅极电极。扩散区10a与扩散区10b可当成该晶体管的一漏极区以及一源极区。扩散区10a可耦接到一电容器(例如图1所示的一电容器23)，而扩散区10b可耦接到一位元线(例如图1所示的位元线16)。该晶体管可将电荷保留在该电容器中。类似地，导电层12可当成在另一存储器胞中的一晶体管的一栅极电极，且该晶体管可将电荷保留在另一个电容器(在图中未示)中。

在一些实施例中，导电层12及导电层14可经配置以寻找不同存储器胞的地址。在一些实施例中，导电层12可包括一通过字元线，且导电层14可包括一主动字元线。如文中所使用，术语“主动字元线(active wordline)”表示一字元线，其经配置以接收一电压进而寻找一存储器胞的地址；而术语“通过字元线(passing wordline)”表示一字元线，其经配置以接收一电压以寻找一相邻存储器胞的地址。

在一些实施例中，导电层12可为在一存储器胞中的一通过字元线，但变成在另一存储器胞中的一主动字元线。在一些实施例中，导电层14可为在存储器胞中的一主动字元线，但变成在再另一存储器胞中的一通过字元线。

在一些实施例中，导电层12与导电层14可经配置以接收不同电压。举例来说，导电层12可经配置以接收一负电压，且导电层14可经配置以接收一正电压，或反之亦然。

在一些实施例中，半导体元件1还可包括一位元线16、隔离层17、18、20、22、一电容器接触点栓塞19、一电容器接触垫21以及一电容器23。

在一些实施例中，基底10可包括一表面101以及一表面102，而表面102设置在表面101的相反处。在一些实施例中，表面101可为基底10的一主动表面，而表面102可为基底10的一后侧表面。

在一些实施例中，举例来说，基底10可包括Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、In、InAs、InP或其他IV-IV族、III-V族或II-VI族半导体材料。在一些其他实施例中，基底10可包括一层式半导体，例如硅/硅锗、绝缘体上覆硅或绝缘体上覆硅锗。

在一些实施例中，扩散区10a以及扩散区10b可设置在基底10上或基底10中。在一些实施例中，扩散区10a及扩散区10b可设置在基底10的表面101上或是在接近基底10的表面101处。在一些实施例中，扩散区10a及扩散区10b可设置在导电层14的相反两侧处。

在一些实施例中，扩散区10a及扩散区10b可掺杂有一N型掺杂物，例如P、As或Sb。在一些其他实施例中，扩散区10a及扩散区10b可掺杂有一P型掺杂物，例如B或In。

在一些实施例中，扩散区10a及扩散区10b可掺杂有多个具有相同导电类型的掺杂物或是多个杂质离子。在一些实施例中，扩散区10a及扩散区10b可掺杂有具有不同导电类型的掺杂物或是多个杂质离子。

在一些实施例中，介电层11可设置在基底10中。在一些实施例中，介电层11可为一绝缘结构的一部分，例如浅沟隔离(STI)结构。在一些实施例中，介电层11可设置在基底10的一STI沟槽中。

在一些实施例中，介电层11可包括一双层式结构。举例来说，介电层11可包括一子层11a以及一子层11b。举例来说，可看到子层11a与子层11b之间的一界面或一边界。

在一些实施例中，子层11a可包括一介电层，例如一氧化膜。子层11a可从基底10的表面101延伸进入基底10中。子层11a可部分穿过基底10。在一些实施例中，子层11a可具有一表面(例如一上表面)11a1，其大致与基底10的表面101呈共面。

在一些实施例中，子层11b包括一介电层，例如一氧化膜。子层11b可从基底10的表面101延伸进入基底10中。子层11b可部分穿过基底10。在一些实施例中，子层11b可具有一表面(例如一上表面)11b1，其大致与基底10的表面101呈共面。在一些实施例中，子层11b的表面11b1可大致与子层11a的表面11a1呈共面。

在一些实施例中，子层11a设置在子层11a与基底10之间。在一些实施例中，子层11b设置在子层11a与导电层12之间。在一些实施例中，子层11a可界定出一凹陷部，且子层11b可设置在该凹陷部中。

在一些实施例中，子层11a与子层11b每一个可包括一低介电常数材料，例如一掺氟二氧化硅(FSG)、有机硅酸盐玻璃(OSG)、掺碳氧化物(CDO)、多孔二氧化硅等等。在一些实施例中，子层11a与子层11b每一个可为具有一介电常数的一介电材料，该介电常数低于二氧化硅的介电常数，或是具有低于大约4.0的一介电常数的一介电材料。

在一些实施例中，子层11a与子层11b可具有不同材料。在一些实施例中，子层11a及子层11b可具有相同材料，其制作技术包含不同步骤。举例来说，子层11a的制作技术可包含一化学气相沉积(CVD)制程，且子层11b的制作技术可包含一原子层沉积(ALD)制程。举例来说，子层11a及子层11b可包含不同步骤。

在一些实施例中，子层11a及子层11b可具有不同密度，例如不同粒子密度。举例来说，子层11a的一密度可低于子层11b的一密度。子层11b的一密度可高于子层11a的一密度。举例来说，子层11b可比子层11a更密集。举例来说，子层11b的表面11b1可比子层11a的表面11a1更密集。

在一些实施例中，导电层12可设置在基底10中。在一些实施例中，导电层12可设置在介电层11中。在一些实施例中，介电层11(包括子层11a及子层11b)可界定出一凹陷部，且导电层12可设置在该凹陷部中。在一些实施例中，导电层12可被子层11b所围绕，且还进一步被子层11a所围绕。在一些实施例中，导电层12可借由子层10a及子层10b而与基底10分隔开。

在一些实施例中，导电层12可具有一表面(例如一上表面)121，其与基底10的表面101分隔开。举例来说，导电层12的表面121可能不与基底10的表面101呈共面。在一些实施例中，导电层12的表面121可与子层11b的表面11b1以及子层11a的表面11a1分隔开。举例来说，导电层12的表面121可能不与子层11b的表面11b1以及子层11a的表面11a1呈共面。

在一些实施例中，导电层12可包括一单层金属、金属合成物或是多层导电材料。在一些实施例中，导电层12可包括多晶硅(poly-Si)、TiN、WN或类似物。

在一些实施例中，介电层13可设置在基底10中。在一些实施例中，介电层13可包括一氧化膜。介电层13可从基底10的表面101延伸进入基底10中。介电层13可穿过基底10。在一些实施例中，介电层13可具有一表面131(例如一上表面)，其大致与基底10的表面101呈共面。

在一些实施例中，介电层13可包括一低介电常数材料，例如一掺氟二氧化硅(FSG)、有机硅酸盐玻璃(OSG)、掺碳氧化物(CDO)、多孔二氧化硅等等。在一些实施例中，，介电层13可包括具有一介电常数的一介电材料，该介电常数低于二氧化硅的介电常数，或是具有低于大约4.0的一介电常数的一介电材料。

在一些实施例中，介电层13可具有一材料，其不同于子层11a与子层11b的材料。在一些实施例中，介电层13、子层11a以及子层11b可具有相同材料，其制作技术包含不同步骤。举例来说，介电层13的制作技术可包含一热氧化步骤。在一些实施例中，在子层11a形成以及子层11b形成之后，即形成介电层13。

在一些实施例中，介电层13、子层11a以及子层11b可具有不同密度，例如不同粒子密度。举例来说，介电层13的一密度可高于子层11a的一密度且低于子层11b的一密度。举例来说，介电层13(或是表面131)可比子层11a(或是表面11a1)更密集。举例来说，子层11b(或是表面11b1)可比介电层(或是表面131)更密集。

在一些实施例中，导电层14可设置在基底10中。在一些实施例中，导电层14可设置在介电层13中。在一些实施例中，介电层13可界定出一凹陷部，且导电层14可设置在该凹陷部中。在一些实施例中，导电层14可被介电层13所围绕。在一些实施例中，导电层14可借由介电层13而与基底10分隔开。在一些实施例中，介电层13可设置在导电层14与基底10之间。

在一些实施例中，导电层14可具有一表面(例如一上表面)141，其与基底10的表面101分隔开。举例来说，导电层14的表面141可能不与基底10的表面101呈共面。在一些实施例中，导电层14的表面141可与介电层13的表面131分隔开。举例来说，导电层14的表面141可不与介电层13的表面131呈共面。

在一些实施例中，导电层14可包括一单层金属、金属合成物或多层导电材料。在一些实施例中，导电层14可包括多晶硅、TiN、WN或类似物。

在一些实施例中，介电层11(包括子层11a及子层11b)以及介电层13可具有不同厚度。举例来说，介电层11的厚度(例如最大厚度或是平均厚度)可大于介电层13的厚度(例如最大厚度或是平均厚度)。举例来说，导电层12与基底10之间的距离可大于导电层14与基底10之间的距离。

在一些实施例中，介电层11(包括子层11a及子层11b)的一介电常数可低于基底10的一介电常数。在一些实施例中，介电层13的一介电常数可低于基底10的一介电常数。

在一些实施例中，介电层11与介电层13的低介电常数特征可帮助导电层12与导电层14之间的绝缘。举例来说，介电层11与介电层13的第一介电常数特征可帮助降低当导电层12(例如通过字元线)导通或启动时所产生的有效电场，并避免其间的干扰。

在一些实施例中，隔离层15可设置在导电层12的表面121上以及在导电层14的表面141上。在一些实施例中，隔离层15在导电层12上的一部分可借由介电层11(包括子层11a及子层11b)而与基底10分隔开。在一些实施例中，隔离层15在导电层12上的一部分可覆盖子层11a的表面11a1以及子层11b的表面11b1。在一些实施例中，隔离层15在导电层12上的一部分可接触子层11a的表面11a1以及子层11b的表面11b1。

在一些实施例中，隔离层15在导电层14上的一部分可借由介电层13而与基底10分隔开。在一些实施例中，隔离层15在导电层14上的一部分可覆盖介电层13的表面131。在一些实施例中，隔离层15在导电层14上的一部分可接触介电层13的表面131。

在一些实施例中，隔离层15的至少一部分可埋入在基底10中。举例来说，隔离层15的至少一部分可埋入凹陷部中，该凹陷部由子层11b以及导电层12的表面121所界定。举例来说，隔离层15的至少一部分可埋入在凹陷部中，该凹陷部由介电层13以及导电层14的表面141所界定。

在一些实施例中，隔离层15可包括SiO₂、Si₃N₄、N₂OSi₂、N₂OSi₂等等，但并不以此为限。在一些实施例中，隔离层15可覆盖并保护导电层12的表面121以及导电层14的表面141。

在一些实施例中，位元线16可设置在扩散区10b上。在一些实施例中，位元线16可与扩散区10b电性连接。在一些实施例中，位元线16可包括一多晶硅16a以及一层压物(lamination)16b，但并不以此为限，而层压物16b包括一WN_x膜、一W膜等等。

在一些实施例中，隔离层17可设置在隔离层15与位元线16上。在一些实施例中，隔离层17可包括SiO₂、Si₃N₄、N₂OSi₂、N₂OSi₂等等，但并不以此为限。

在一些实施例中，隔离层18可设置在隔离层17上。在一些实施例中，隔离层18的一上表面可大致与电容器接触垫栓塞19的一上表面呈共面。在一些实施例中，隔离层18可包括SiO₂、Si₃N₄、N₂OSi₂、N₂OSi₂等等，但并不以此为限。

在一些实施例中，电容器接触点栓塞19可穿过活延伸经过隔离层17以及隔离层18。在一些实施例中，电容器接触点栓塞19可设置在扩散区10a上。在一些实施例中，电容器接触点栓塞19可与扩散区10a电性连接。

在一些实施例中，电容器接触点栓塞19可包括一适合的导电材料。举例来说，电容器接触点栓塞19可包括W、Cu、Al、Ag、其合金或是其组合。

在一些实施例中，隔离层20可设置在隔离层18以及电容器接触点栓塞19上。在一些实施例中，隔离层22可设置在隔离层20上。在一些实施例中，隔离层20可围绕电容器接触垫21。在一些实施例中，隔离层22以及隔离层20可围绕电容器23。在一些实施例中，隔离层20以及隔离层22每一个均可包括SiO₂、Si₃N₄、N₂OSi₂、N₂OSi₂等等，但并不以此为限。

在一些实施例中，电容器23可经由电容器接触点栓塞19而与扩散区10a(例如一相对应的晶体管的一源极接面或一漏极接面)电性连接。在一些实施例中，电容器23可包括一下电极23a、一隔离层23b以及一上电极23c。

在一些实施例中，下电极23a以及上电极23c可包括掺杂多晶硅或金属。在一些实施例中，隔离层23b包括Ta₂O₅、Al₂O₃、SrBi₂Ta₂O₉(SBT)、BaSrTiO₃(BST)、具有高于SiO₂的一介电常数的一介电材料，或是具有大约4.0或更大的一介电常数的一介电材料。

在一比较的实施例中，可省略子层11b，且导电层12可仅借由子层11a而与基底10分隔开。

当DRAM元件变得更加高度整合时，将在一存储器胞中的一主动字元线(例如导电层14)与在一相邻存储器胞中的一通过字元线(例如导电层12)绝缘则变得更加困难。举例来说，当一通过字元线(例如导电层12)导通时，则可产生一反转层(inversion layer)，并可延伸源极/漏极接面，产生一内部电场。可借由阱辅助式穿隧(trap-assistedtunneling)而加速接面漏电流，而阱辅助式穿隧借由内部电场所产生。

借由形成两个介电层(例如子层11a以及子层11b)在导电层12与基底10之间，在导电层12与基底10之间的低介电常数的介电材料较厚；可降低内部电场，也因此可降低接面漏电流。因此，可避免在本公开的不同存储器胞中的多个字元线(例如导电层12以及导电层14)之间的干扰，且可保留写入到单元电容器(cell capacitor)的电荷。在一些实施例中，具有比子层11a更高密度的子层11b还可加强在本公开的不同存储器胞中的多个字元线(例如导电层12以及导电层14)之间的绝缘。

图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N、图2O、图2P、图2Q、图2R、图2S、图2T是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的多个阶段。为了更好地理解本公开的各方面，已经简化至少一些图式。在一些实施例中，在图1中的半导体元件1可借由下列所描述的步骤并对应图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N、图2O、图2P、图2Q、图2R、图2S、图2T进行制造。

请参考图2A，可提供基底10。子层11a可设置在基底10中。在一些实施例中，子层11a的制作技术可包含沟槽蚀刻，接着以一介电材料填满沟槽。在一些实施例中，子层11a的制作技术可包含一化学气相沉积(CVD)制程。

在一些实施例中，子层11a可包括一低介电常数的介电材料，例如FSG、OSG、CDO、多孔二氧化硅等等。在一些实施例中，子层11a可为具有低于SiO₂的一介电常数的一介电材料或是具有低于大约4.0的一介电常数的一介电材料。

请参考图2B，一凹陷部11r可形成在子层11a中，一凹陷部13r可形成在基底10中。在一些实施例中，凹陷部11r与凹陷部13r可相互分隔开。在一些实施例中，凹陷部11r与凹陷部13r可依序或是同时形成。

在一些实施例中，凹陷部11r与凹陷部13r的制作技术可包含微影与蚀刻技术。在一些实施例中，子层11a与基底10相对于一蚀刻剂则具有不同蚀刻率。举例来说，相对于一蚀刻剂，子层11a的蚀刻率可大于基底10的蚀刻率。在一些实施例中，凹陷部11r的一深度可比凹陷部13r的一深度更深。

请参考图2C，一保护层24可设置在基底10的表面101上。保护层24可设置在凹陷部11r以及凹陷部13r中。保护层24可填满凹陷部11r与凹陷部13r。在一些实施例中，保护层24与基底10相对于一蚀刻剂则具有不同蚀刻率。在一些实施例中，保护层24可显出不同于基底10的一蚀刻特性。举例来说，保护层24可包括氮化物或光阻。

请参考图2D，一光阻25以及一硬遮罩(在图式中未示)可提供在保护层24上。在一些实施例中，可图案化光阻25。在一些实施例中，光阻25可设置在凹陷部13r上。在一些实施例中，光阻25可能不会覆盖凹陷部11r。在一些实施例中，光阻25可能不会与凹陷部11r重叠。

请参考图2E，可图案化保护层24。在一些实施例中，由于保护层24与基底10相对应一蚀刻剂而具有不同蚀刻率或是显示不同蚀刻特性，所以当图案化保护层24时基底10可维持不变。在移除保护层24的一部分之后，可暴露子层11a并可暴露表面11a1。

请参考图2F，子层11b可设置在凹陷部11r中以及在子层11a上。在一些实施例中，子层11b的制作技术可包含不同于子层11a的一制程。在一些实施例中，子层11b的制作技术可包含一原子层沉积(ALD)制程。在一些实施例中，子层11b的一密度可高于子层11a的一密度。在一些实施例中，子层11b可包括一低介电常数的介电材料，例如FSG、OSG、CDO、多孔二氧化硅等等。在一些实施例中，子层11b可为具有低于SiO₂的一介电常数的一介电材料，或是具有低于大约4.0的一介电常数的一介电材料。在一些实施例中，子层11b以及子层11a可具有相同材料。

请参考图2G，可从保护层24移除光阻25。

请参考图2H，举例来说，可借由一湿蚀刻制程或是其他适合的制程而从基底10移除保护层24。在移除保护层24之后，可暴露凹陷部13r。换言之，在子层11b设置在凹陷部11r中以及在子层11a上之后，可移除凹陷部13r。

请参考图2I，介电层13可设置在凹陷部13r中。在一些实施例中，介电层13的制作技术可包含不同于子层11a或子层11b的一制程。在一些实施例中，介电层13的制作技术可包含一热氧化步骤。在一些实施例中，介电层13的密度可高于子层13a的密度且低于子层11b的密度。在一些实施例中，介电层13可包括一低介电常数的介电材料，例如FSG、OSG、CDO、多孔二氧化硅等等。在一些实施例中，介电层13可为具有低于SiO₂的一介电常数的一介电材料，或是具有低于大约4.0的一介电常数的一介电材料。在一些实施例中，介电层13、子层11b以及子层11a可具有相同材料。

在一些实施例中，在一化学机械研磨(CMP)制程之后，可形成子层11a的表面11a1、子层11b的表面11b1及/或介电层13的表面131。在一些实施例中，基底10的表面101、子层11a的表面11a1、子层11b的表面11b1及/或介电层13的表面131可大致呈共面。

请参考图2J，扩散区10a及10b的制作技术可包含经由离子植入或热扩散而掺杂多个杂质。在一些实施例中，扩散区10a及10b可形成在基底10的表面101上或是接近基底10的表面101处。在一些实施例中，扩散区10a及10b可在所描述的其他步骤之后而形成。举例来说，扩散区10a及10b可在图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H中的其中一个之后而形成。

请参考图2K，一导电材料12m可设置在基底10上以填满凹陷部11r以及凹陷部13r。在一些实施例中，举例来说，导电材料12m的制作技术可包含镀覆、无电镀覆、印刷、CVD或其他适合的步骤。

请参考图2L，可借由一回蚀制程而移除导电材料12m的一部分，该回蚀制程例如使用一氮化硅膜(图未示)当作一遮罩的一干蚀刻制程。在一些实施例中，在回蚀制程之后，导电层12可形成在凹陷部11r中，且导电层14可形成在凹陷部13r中。在一些实施例中，在回蚀制程之后，导电层12的表面121可与基底10的表面101分隔开。在一些实施例中，在回蚀制程之后，导电层14的表面141可与基底10的表面101分隔开。

请参考图2M，隔离层15可设置在导电层12的表面121上以及在导电层14的表面141上。在一些实施例中，举例来说，隔离层15的制作技术可包含ALD、CVD、物理气相沉积(PVD)、远程等离子体CVD(RPCVD)、等离子体加强CVD(PECVD)、涂布等等。

请参考图2N，可图案化隔离层15以界定在接下来的步骤中所形成的位元线的位置。

请参考图2O，位元线16可设置在扩散区10b上。举例来说，可图案化W/WN膜的一层压物16b以及多晶硅16a，借此形成位元线16。在一些实施例中，位元线16可接触扩散区10b。在一些实施例中，位元线16可与扩散区10b电性连接。

请参考图2P，隔离层17可设置在隔离层15以及位元线16上。在一些实施例中，举例来说，隔离层17的制作技术可包含ALD、CVD、PVD、RPCVD、PECVD、涂布等等。

请参考图2Q，隔离层18可设置在隔离层17上。在一些实施例中，举例来说，隔离层18的制作技术可包含ALD、CVD、PVD、RPCVD、PECVD、涂布等等。

请参考图2R，一开口18r可借由微影及蚀刻技术而形成在隔离层17与隔离层18中。扩散区10a可经由开口18r而暴露。

请参考图2S，电容器接触点栓塞19的一导电材料可形成在开口18r中。电容器接触点栓塞19可穿经隔离层17以及隔离层18。导电材料的制作技术可包含适合的技术，例如电镀或一无电镀覆制程、CVD、PVD等等。

请参考图2T，可重复类似的步骤以形成电容器接触垫21以及其他导电元件(若有的话)在电容器接触点栓塞19上。隔离层20以及隔离层22可设置在隔离层18上。一开口可形成在隔离层20以及隔离层22中。

电容器23可设置在由隔离层20与隔离层22所界定的开口中。举例来说，下电极23a的电极材料可借由例如镀覆、无电镀覆、印刷、CVD或其他适合的步骤而设置在开口中。隔离层23b的隔离材料可借由例如CVD而设置在下电极23a的内侧上。上电极23c的电极材料可借由例如镀覆、无电镀覆、印刷、CVD或其他适合的步骤而设置在开口中。

在一些实施例中，电容器23形成之后，一布线层(wiring layer)(图未示)可形成在电容器23上。举例来说，布线层可具有一多层布线结构，其包括多个布线层以及层间隔离膜。

图3是流程示意图，例示本公开一些实施例的半导体元件的制备方法30。

在一些实施例中，制备方法30可包括一步骤S31，形成一第一凹陷部在一基底中的一第一介电层中。举例来说，如图2B所示，凹陷部11r可形成在基底10中的子层11a中。

在一些实施例中，制备方法30可包括一步骤S32，形成一第二凹陷部以与该第一凹陷部分隔开且在该基底中。举例来说，如图2B所示，凹陷部13r可形成在基底10中。凹陷部13r与凹陷部11r分隔开。

在一些实施例中，制备方法30可包括一步骤S33，设置一保护层在该基底上以覆盖该第二凹陷部。举例来说，如图2C所示，保护层24可设置在基底10上以覆盖凹陷部13r。

在一些实施例中，制备方法30可包括一步骤S34，设置一第二介电层在该第一介电层上。举例来说，如图2F所示，子层11b可设置在子层11a上。

在一些实施例中，制备方法30可包括一步骤S35，移除该保护层以暴露该第二凹陷部。举例来说，如图2H所示，保护层24可从基底10移除，并可暴露凹陷部13r。

在一些实施例中，制备方法30可包括一步骤S36，设置一第三介电层在该第二凹陷部中。举例来说，如图2I所示，介电层13可设置在凹陷部13r中。

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底，具有一表面；以及一第一介电层，从该基底的该表面延伸进入该基底中。该半导体元件亦包括一第二介电层，设置在该第一介电层上并从该基底的该表面延伸进入该基底中；以及一第一导电层，设置在该基底中并借由该第一介电层以及该第二介电层而与该基底分隔开。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底，具有一表面；一第一介电层，从该基底的该表面延伸进入该基底中；以及一第一导电层，设置在该基底中并借由该第一介电层而与该基底分隔开。该半导体元件亦包括一第二介电层，从该基底的该表面延伸进入该基底中；以及一第二导电层，设置在该基底中并借由该第二介电层而与该基底分隔开。该第一介电层与该第二介电层具有不同厚度。

本公开的再另一实施例提供一种半导体元件的制备方法。该方法包括形成一第一凹陷部在一基底中的一第一介电层中；以及形成一第二凹陷部以与该第一凹陷部分隔开并在该基底中。该制备方法亦包括设置一保护层在该基底上以覆盖该第二凹陷部；以及设置一第二介电层在该第一介电层上。

借由形成两个介电层在该导电层与该基底之间，所以可降低该有效电场，也因此可降低该接面漏电流。因此，可避免在不同存储器胞中的多个字元线之间的干扰，并可保留写入到该单元电容器(cell capacitor)的该电荷。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求书内。

Claims (37)

1.一种半导体元件，包括：

一基底，具有一表面；

一第一介电层，从该基底的该表面延伸进入该基底中；

一第二介电层，设置在该第一介电层上并从该基底的该表面延伸进入该基底中；以及

一第一导电层，设置在该基底中并借由该第一介电层以及该第二介电层而与该基底分隔开。

2.如权利要求1所述的半导体元件，其中该第二介电层设置在该第一介电层与该第一导电层之间。

3.如权利要求1所述的半导体元件，其中该第二介电层的一密度不同于该第一介电层的一密度。

4.如权利要求3所述的半导体元件，其中该第二介电层的该密度高于该第一介电层的该密度。

5.如权利要求3所述的半导体元件，还包括一第二导电层，设置在该基底中且借由一第三介电层而与该基底分隔开。

6.如权利要求5所述的半导体元件，其中该第三介电层的一密度不同于该第二介电层的该密度以及干第一介电层的该密度。

7.如权利要求6所述的半导体元件，其中该第三介电层的该密度低于该第二介电层的该密度，且高于该第一介电层的该密度。

8.如权利要求5所述的半导体元件，其中该第一导电层包括一通过字元线，且该第二导电层包括一主动字元线，该第一导电层与该第二导电层经配置以寻找不同存储器胞的地址。

9.如权利要求5所述的半导体元件，其中该第一导电层与该第二导电层经配置以接收不同电压。

10.如权利要求1所述的半导体元件，其中该第一介电层包括一第一上表面，其大致与该基底的该表面呈共面。

11.如权利要求1所述的半导体元件，其中该第二介电层包括一第二上表面，其大致与该基底的该表面呈共面。

12.如权利要求1所述的半导体元件，其中该第一导电层包括一表面，其与该基底的该表面分隔开。

13.如权利要求12所述的半导体元件，还包括一隔离层，设置在该第一导电层的该表面上，其中该隔离层借由该第一介电层以及该第二介电层而与该基底分隔开，且该隔离层接触该第一介电层以及该第二介电层。

14.一种半导体元件，包括：

一基底，具有一表面；

一第一介电层，从该基底的该表面延伸进入该基底中；

一第一导电层，设置在该基底中并借由该第一介电层而与该基底分隔开；

一第二介电层，从该基底的该表面延伸进入该基底中；以及

一第二导电层，设置在该基底中并借由该第二介电层而与该基底分隔开；

其中该第一介电层与该第二介电层具有不同厚度。

15.如权利要求14所述的半导体元件，其中该第一介电层的一厚度大于该第二介电层的一厚度。

16.如权利要求14所述的半导体元件，其中该第一介电层包括一第一子层以及一第二子层，该第二子层设置在该第一子层与该第一导电层之间。

17.如权利要求16所述的半导体元件，其中该第二子层的一密度不同于该第一子层的一密度，且该第二子层的该密度大于该第一子层的该密度。

18.如权利要求16所述的半导体元件，其中该第二介电层的一密度低于该第二子层的该密度并高于该第一子层的该密度，且该第一子层的一上表面以及该第二子层的一上表面大致呈共面。

19.如权利要求14所述的半导体元件，其中该第一导电层包括一通过字元线且该第二导电层包括一主动字元线，且该第一导电层与该第二导电层经配置以寻找不同存储器胞的地址。

20.如权利要求14所述的半导体元件，其中该第一导电层与该第二导电层经配置以接收不同电压。

21.一种半导体元件的制备方法，包括：

形成一第一凹陷部在一基底中的一第一介电层中；

形成一第二凹陷部以与该第一凹陷部分隔开并在该基底中；

设置一保护层在该基底上以覆盖该第二凹陷部；以及

设置一第二介电层在该第一介电层上。

22.如权利要求21所述的制备方法，其中该第一凹陷部比该第二凹陷部更深。

23.如权利要求21所述的制备方法，其中借由一化学气相沉积制程而设置该第一介电层。

24.如权利要求21所述的制备方法，其中借由一原子层沉积制程而设置该第二介电层。

25.如权利要求21所述的制备方法，还包括：

移除该保护层以暴露该第二凹陷部；以及

设置一第三介电层在该第二凹陷部中。

26.如权利要求25所述的制备方法，其中借由一热氧化制程而设置该第三介电层。

27.如权利要求25所述的制备方法，还包括形成一第一导电层在该第二介电层上，其中该第一导电层借由该第一介电层以及该第二介电层而与该基底分隔开。

28.如权利要求27所述的制备方法，还包括形成一第二导电层在该第三介电层上，其中该第二导电层借由该第三介电层而与该基底分隔开。

29.如权利要求28所述的制备方法，其中该第一导电层以及该第二导电层包括多个字元线，且经配置以寻找不同存储器胞的地址。

30.如权利要求21所述的制备方法，其中该第一介电层的一厚度大于该第二介电层的一厚度。

31.如权利要求28所述的制备方法，其中该第一介电层包括一第一子层以及一第二子层，该第二子层设置在该第一子层与该第一导电层之间。

32.如权利要求31所述的制备方法，其中该第二子层的一密度不同于该第一子层的一密度。

33.如权利要求31所述的制备方法，其中该第二子层的密度大于该第一子层的密度。

34.如权利要求31所述的制备方法，其中该第二介电层的一密度低于该第二子层的该密度，且高于该第一子层的该密度。

35.如权利要求31所述的制备方法，其中该第一子层的一上表面以及该第二子层的一上表面大致呈共面。

36.如权利要求31所述的制备方法，其中该第一导电层包括一通过字元线，且该第二导电层包括一主动字元线。

37.如权利要求31所述的制备方法，其中该第一导电层以及该第二导电层经配置以接收不同电压。

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