JPS63124468A - 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法 - Google Patents

金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法

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JPS63124468A
JPS63124468A JP62277538A JP27753887A JPS63124468A JP S63124468 A JPS63124468 A JP S63124468A JP 62277538 A JP62277538 A JP 62277538A JP 27753887 A JP27753887 A JP 27753887A JP S63124468 A JPS63124468 A JP S63124468A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
〔発明の利用分野〕 本発明は、金属−酸化膜一半導体の製造方法に関し、更
に詳細にはソースおよびドレイン領域の傾斜接合部を形
成する方法に関する。 〔従来技術〕 金属酸化膜半導体電界効果形トランジスタ（ＭＯＳＦＥ
Ｔ）の製造において、処理シーケンスなど様々な問題が
ある。また、金属インターフェイスからソース／ドレイ
ン領域への電気的接触を良好にするため（１）、および
ソースおよびドレイン領域の抵抗を低減し、ＭＯＳＦＥ
Ｔの性能特性を高めるためＣ２）、半導体本体のソース
およびドレイン領域に、高濃度の不純物が必要とされて
いる。しかし、ゲート電極部材と半導体本体との間の絶
縁層にトラップされ、閾値電圧の特性を低減させるホッ
ト・エレクトロンの注入を阻止するため、ソースおよび
ドレイン領域の不純物は低濃度でなければならない。ソ
ースおよびドレイン領域の不純物濃度に関するこれら相
入れない要求のため、これまで製造困難でしかも矛盾し
た結果を達成する複雑な工程シーケンスが開発されてき
た。 ソースおよびドレイン領域を形成する技術としては、基
板に不純物を入れるイオン注入方法がある。イオン注入
によりネ鈍物をプレデポジットする領域には、チャネリ
ングと１−て知られている現象が見られた。このチャネ
リングは、イオンビームが結晶面に対して平行している
場合、注入されたイオンのかなりの部分が半導体結晶の
原子面間の固有の空所を通過するという状態である。こ
れにより、これらチャネリングしたイオンは、目標よシ
もかなり深い半導体本体の位置に配置されることになる
。チャネリングが生じた注入工程後に半導体結晶中のイ
オンの深さを制御するととは困難である。このことは、
たとえばリンおよびボロンのようなイオンにおいて特に
当てはまる。 ＭＯＳＦＥＴの製造においては、ゲート電極部材の下の
領域に隣接した領域に、ソースおよびドレイン領域の浅
い接合部が求められている。これは、接合部の深さが増
すにつれ、ソース−ドレイン・パンチスルー電圧が減少
するためである。したがって、チャネリングが生じてし
まうようなイオン注入により半導体基板にイオンをプレ
デポジットした後に形成されるソースおよびドレイン接
合部の深さは、制御不可能であり、またこの接合部のパ
ンチスルー電圧は低く々ってしまう。 チャネリング作用をなくすため、基板の結晶面を、イオ
ン・ビームに関する並列位置から斜めにし、それにより
ソースおよびドレイン領域用の浅い接合部を形成すれば
よい。このようにすることによ）、ビーム中のイオンは
、半導体結晶チャネルの１つに対してほぼ並列な通路を
進むことはない。したがって、イオンは表面近くの半導
体結晶の原子に当たｐ、半導体基板の表面の浅い所に位
置することができる。 また、ＭＯＳＦＥＴの製造において、ソースおよびドレ
イン領域が互いにほぼ対称であるように各ＭＯ８ＦＥ：
Ｔを形成することが望ましい。チャネリングを阻止し、
各ＭＯ８ＦＥＴのパンチスルー電圧特性を改善するよう
な角度で注入したとしても、ソースまたはドレイン領域
が非対称で、このディバイスの性能特性に悪影響を与え
てしまうようなＭＯＳＦＥＴ　を形成してしまう。なお
、集積回路を製造するのによく使用されるイオン注入機
器を用いれば、ウゴハを注入チャック上に任意の方向で
配置することができる。し、かじ、角度づけした注入に
おいてこのように任意配向することは、一方のウェハか
ら次のウェハまでの非対称の量がばらばらに形成される
ことによるＭＯＳＦＥＴの製造問題をさらに含んでいる
。 一貫したＭＯ８ＦＥＩ：Ｔディバイスを製造するため、
様々な工程の流れが用いられている。初期のＭＯ８ＦＥ
Ｔディバイスは、ソースおよびドレイン領域に先ず拡散
し、その後ゲートを画定することによって形成されてい
た。しかし、これは、２つの厳密なマスク工程を要する
という欠点を有していた。 ソースおよびドレインの後にゲート部材を画定したＭＯ
８ＦＩＴｈＴを製造する場合、ゲートが全チャネルを十
分にカバーするよう、ゲートを重ね合わせなければなら
ない。最初の改善例では、ソースおよびドレイン領域用
の拡散マスクとしてポリシリコン・ゲート電極部材を使
用している（米国特許第３，４７５，２３４号）。これ
により、チャネル長に関するゲート寸法におけるマスク
−アラインメント許容差の必要をなくすことにより、重
ね合わせが最少のトランジスタを製造することができる
。 次の改善例では、注入用マスクとしてゲート部材を用い
ている（米国特許第３Ａ８１ρ３０号）。この技術の主
な利点は、ドーズを正確に制御でき、しかもゲートとソ
ースおよびドレイン領域の重ね合わせ量を最小に保持で
きることであった。１−かじ、この技術は、２つの問題
を生じている。 イオン注入または衝撃の工程は、半導体基板に損傷を生
じる。この損傷は、アニーリングとして知られているそ
の後の高温処理によってのみ修復することができる。し
かし、半導体本体においてこのアニール工程を行なうの
に必要な温度は、アルミニウムを溶融してしまう。した
がって、アルミニウム・ゲートを使用するととは、はと
んど不可能である（米国特許第３，４７２，７１２号）
。 また、ホット・エレクトロンのトラップにより他の問題
が生じている。この問題は、ソースおよびドレイン領域
中のドーパントの濃度が、ソースおよびドレイン接合部
に隣接した領域の距離にわたってだんだんに変化してい
るならば解決できる。 したがって、接合部を越えて遷移を生じるエレクトロン
は、加速して高速になることはない。テヤネル領域に十
分高いエネルギのエレクトロンがない場合、エレクトロ
ンはゲート電極絶縁体に入るほどの十分なエネルギを有
していない。 傾斜した接合部を形成するのに、多くの技術が試されて
きた。このような技術の１っは、ゲート電極部材の縁部
の上に突出した、ゲート電極構造の上部の上のマスキン
グ層を使用している（米国特許第４，１９８，２５０号
）。　この構造は、先ずゲート電極絶縁層を形成してか
らゲート電極材料の層を形成し、最後にマスクとして使
用される他の層を形成することによって一般に製造され
ている。 マスキング層は、通常のフォトマスキング技術でエツチ
ングされる。ゲート電極部材は、選択的にウェット・エ
ツチングされ、その後にその上のマスキング層をアンダ
ーカットするようにオーバエツチングされる。 続いて、ディバイスは、注入されたイオンがマスキング
層の突出部に入り込むのに十分なエネルギでイオン注入
される。しかし、突出部に侵入するこれら注入イオンの
一部だけがゲート電極絶縁領域に侵入して、その下の基
板材料に入る。したがって、マスキング層の下の基板は
、マスキング層の下坂外の基板よシもドーパント濃度が
低い。 このイオン注入の後の高温アニール工程にょシ、基板の
損傷を修復し、ドーパント環を活性化する。 突出したマスキング層を備えた前述したような構造を形
成するのに、他の類似した技術がある。 ここでは、ソースおよびドレイン・ドーパントは２つの
イオン注入工程で導入される。第１注入は、低エネルギ
で比較的高いドーズで行なわれる。その後、突出したマ
スキング層が除去される。第２注入は低エネルギ、低ド
ーズで行なわれる。ゲート部材の下の領域に隣接した基
板のドーピング濃度は比較的低い。ゲート部材の下の領
域から横方向に、突出したマスキング層の距離だけ離間
した基板のドーピング濃度は、比較的高い。アニール後
に、傾斜した接合部のＭＯＳＦＥＴが形成される。 これら２つの技術の欠点は、ゲート電極部材の材料のエ
ツチング時間にわたって非常に精密々制御を必要として
いることである。また、１つの製造ロフトから他のロッ
トまでのソースおよびドレイン接合部の傾斜セクション
の長さにわたって、−貫した結果を得ることは困難であ
る。 他の技術では、絶縁されたゲート電極部材を形成し、そ
の後ゲートの下の領域に隣接したソースおよびドレイン
領域に同じ導電形の２つの異なる糧ヲ注入している。こ
の技術におけるドーパント環は、異なる拡散定数を有す
るドーパントから選択される。したがって、結晶の損傷
を修復しドーピング種を活性化するのに使用されるアニ
ーリング工程は、より速い拡散種をさらに拡散する。こ
れにより、傾斜した接合部が形成される。しかし、この
技術には、限界がある。すなわち半導体ドーパントの拡
散率は、それぞれの種の拡散定数だけの関数ではなく、
ドーピング濃度の関数でもある。 このため、傾斜した領域は、他の技術で得られるものよ
りも通常短かぐ、しかも遅い拡散種が常にゲートの下か
らはみ出しているので、この方式ではゲート補助（ｇａ
ｔｅ　−ａｉｄｅｄ　）ブレークダウン電圧は有益とは
言え々い。 傾斜した接合部を形成する他の技術では、先ずゲート電
極部材を形成し、その後構造上に均一なマスキング層を
被着している。このマスキング層を異方性エツチングす
ることにより、マスキング材料から成るスペーサが、ゲ
ート電極部材の垂直側面上に残される。次に、大量のド
ーズのソースおよびドレイン領域注入が、側面のスペー
サを備えた構造に対して行なわれる。側面のスペーサに
より、これら注入されたイオンが基板に達するのを阻止
する。この大量のドーズ注入は、側面のスペーサを備え
た構造上のゲート部制から横方向に離間した基板に注入
領域を形成する。その後、側面スペーサを選択的エツチ
ングにより除去する。 次に、低ドーズ注入により、傾斜したソースおよびドレ
イン接合部の低濃度部分を形成する。この技術は、マス
キング層の厚さを制御することがよシ容易なため、前述
した突出した構造よシも、低ドーズ領域の長さをより正
確に制御することができるという、前述した方法を上ま
わる利点を有している。この利点と、より厳密な処理制
御装置を開発する能力とを有していることにより、−層
小さいディバイスを実現し得る。しかし、この処理シー
ケンスは、２つの問題を再び生じてしまう。 低濃度ドープ注入は、０）チャネリングを阻止しかつ浅
い接合部を形成するため小さい角度で行なわれなければ
ならず、そのようにすればばらついた非対称的なＭＯ８
Ｆ’ＥＴが形成され、その結果製造および設計上の問題
を生じてしまったり、または（２）はぼ垂直方向で注入
を行なえば、接合部の深さにばらつきを生じる。また、
ソースおよびドレイン接合部が深いと、パンチスルー電
圧を低減してしまう。パンチスルー電圧が低減すると、
許容動作電圧の範囲は小さくなシ、シたがってＭＯＳＦ
ＥＴの用途が狭くなってしまう。このように、傾斜した
接合部を備えたＭＯＳＦＥＴを形成する改善された方法
が望まれている。 〔発明の概要〕 傾斜したソースおよびドレイン接合部を備えたＭＯ８Ｆ
ＩＣＴを形成する、改善された方法について説明する。 絶縁されたゲート電極部材を形成する。 絶縁されたゲート電極部材の上面と側面上、および半導
体本体上に、選択的エツチング可能な第１マスキング層
を形成する。第１マスキング層の表面上に、第２マスキ
ング層を形成する。第２マスキング層に異方性エツチン
グを施す。異方性エツチングにより、第１マスキング層
上の絶縁されたゲート電極部材の側面上に第２マスキン
グ層から形成されたスペーサが残される。 次に、この構造に対して高ドーズ・イオン注入工程を施
す。スペーサは、ゲート下の領域に隣接した基板中に高
ドース注入が達するのを阻止する。 続いて、側面上のスペーサを除去する。この構造に低ド
ーズ・イオン注入工程を施す。その結果得られた注入領
域は、チャネルを有していかいスペーサの厚さと同じ距
離だけ、ゲートの下の領域から離間した高濃度の領域、
およびゲートの下の領域に隣接した低濃度の領域をそれ
ぞれ有している。アモルファス構造に侵入したイオン・
ビームは散乱し、アモルファス構造を出る時ビームは均
一ではなく、結晶構造にチャネルを作らない。 第１マスキング層は、アモルファス構造である。 第２注入は、半導体本体の表面にはぼ垂直な角度で、ゲ
ートに隣接する第１マスキング層に侵入する。このよう
にし、て、対称的なソースおよびドレイン領域が形成さ
れる。 注入されるイオンの持つエネルギのｉｔとんどけ、第１
マスキング層に侵入する時に消費される。したがって、
非常に浅い注入領域が形成される。これら工程の後に、
イオン注入により生じた半導体結晶の損傷を修復する′
よう作用しかつドーピング・イオンを活性化する高温ア
ニーリング工程が実施される。その結果、（１）ゲート
に対して対称的に形成されたソースおよびドレイン領域
と、（２）パンチスルー電圧特性を改善する浅い接合部
と、（３）ホット・エレクトロンの注入を阻止して信頼
性を改善する低いドーズ領域と、（４）動作特性を改善
する高ドーズ領域と、（５）高電圧動作用途におけるゲ
ート領域ブレークダウン電圧を改善する、ゲート縁部か
ら後退した高ドーズ注入とを有するＭＯＳＦＥＴが形成
される。 その結果生じたディバイスは、非常に改善されたＭＯＳ
ＦＥＴとなる。絶縁されたゲート電極部材は、半導体本
体の一部上に位置している。ソースおよびドレイン領域
は、半導体本体中で、かつゲート電極部材の両側でしか
もゲート電極部材の下の領域中に短い距離だけ延びてい
る。ソースおよびドレイン領域の浅い低濃度ドープ部分
はゲート電極部材から横方向に延び、かつ高いゲート補
助ブレークダウン電圧を供給するソースおよびドレイン
領域の深い高濃度ドープ部分に延びている。 この工程は、従来のＭＯ８ＦＦ、Ｔ工程よりはるかに改
善されている。また、これは、よシー層ばらつきのない
製品を製造できるようさらに制御可能である。しかも低
濃度ドープ領域の特定の長さおよび深さは、何度も正確
に再現し得る。 以下、添付の図面に基づいて、本発明の実施例について
説明する。　　　。 〔実施例〕 本発明の３つの実施例について説明する。々お、本発明
は、これら実施例に示されている特定な記載に限定され
ずに実施し得ることは嶺業者には明白であろう。また、
周知のＭＯ８処理工程については省略する。本発明は、
数多くの周知の技術および工程で段進し得る。 第１＆図は、厚い電界絶縁分離領域１０と両端が隣接し
ている半導体基板３０を示している。分離領域１０は、
半導体基板３０の表面の上下に延びている。分離領域１
０と基板３０との上面は、層４０によりカバーされてい
る。基板３０上で、しかも分離領域１０から離間した層
４０の上面の一部上には、絶縁されたゲート部材２０が
設けられている。ゲート部材２０のすぐ下の層４０の厚
さは、層４０の他の部分よシ厚いかまたはそうでなくて
もよい。ここでは、層４０はゲート部材２０の下がわず
かに厚くなっている。 第１ｂ図は、半導体基板３０と分離領域１０上の絶縁層
４０を成長させて厚くした、第１ａ図の構造を示してお
り、この工程において、ゲート部材２０の上面と側面上
もまた成長させている。変化した層４０は、第１Ｂ図に
おいて層４０１として示されている。 第１Ｃ図は、層４０の上面に層５０が均一に被着された
第１ｂ図の構造を示している。 第１ｄ図は、層５０の上面が上部から垂直に異方性除去
された第１Ｃ図の構造を示している。層５０は、層４０
ａ　Ｋ、！ｌ：ｌゲート部材２０から離間された層４０
１Ｌの垂直側面上にのみ残って、スペーサ５０ａを形成
している。なお、層４０＆の一部を除去して、絶縁層４
０ｍ　の薄い部分を形成している場合もある。この実施
例では、このようにされた層４０ｂ　が形成されている
。 絶縁層４０ａ　の一部は、絶縁層５０の一部と同時に除
去されてもよいし、またはそうでなくてもよい。残って
いる絶縁層４０＆の構造は絶縁層４０ｂとして示されて
いる。第１ｄ図において、層４０ｂは、スペーサ５０ａ
　の下取外の半導体基板３０上は薄くなっている。 第１ｅ図は、イオン・ビーム６０を衝突させた第１ｄ図
の構造を示している。イオン・ビーム６０のイオンは、
層４０ｍに侵入し、さらに基板３０に入って、ゲート部
材２０から最も離れたスペーサ５０ａの垂直縁部と分離
領域１０との間に注入領域７０を形成する。イオン・ビ
ーム６０は、はぼ垂直方向に第１ｅ図の構造上に衝突す
るよう示されている。 第１ｆ図は、選択的に上面が除去された第１ｅ図の構造
を示している。側面のスペーサ５０ａは完全に除去され
ている。々お、絶縁層４０ｂの一部は、スペーサ５０ａ
の下取外の基板３０上、分離領域１０上、およびゲート
部材２０の上面上の層４０ｂの部分から除去されて、層
４０ｃ　　を形成している。また、ある環境においては
、分離領域１０もまた、わずかに薄くなって分離領域１
Ｏａを形成している。しかし、層４０ｂ　　と分離領域
１０のこれら変化は、本発明においては必ずしも必要で
はない。 第１ｇ図は、イオン・ビーム８０を衝突させた第１ｆ図
の構造を示している。イオン・ビーム８０のイオンは、
層４０ｃに侵入して、基板３０にイオン注入領域９０を
形成している。イオン注入領域９０は、ゲート部材２０
の側面の層４０ｃ　の−部の下の領域に隣接した基板３
０の一部と分離領域１０との間で基板３０に形成されて
いる。イオン・ビーム８０は、はぼ垂直方向に第１ｆ図
の基板の表面上に衝突する。 絶縁層４０Ｃを貫通したイオン・ビーム８０のイオンで
形成された注入領域９０の部分は、イオン注入領域９０
の残シの部分よりも薄い。絶縁層４０ｃ　の下でなく、
またイオン注入領域γ０に含まれていないイオン注入領
域の部分は、イオン注入領域ＴＯに含まれているイオン
注入領域の部分よりいくらか厚くなっている。 第１ｈ図は、イオン注入領域γ０，９０を基板３０の縦
および横方向にさらに拡散させて、ソースおよびドレイ
ン接合１００　を形成している第１ｇ図の構造を示して
いる。イオン注入部領域７０または９０のイオンの少く
ともいくらかは、ゲート部材２０の下に拡散されて、接
合部１００はゲート部材２０の縁部の下にも延びている
。 第１実施例の工程の説明 半導体基板３０の一部上、および２つの酸化膜１０間の
領域に、ゲート電極絶縁体として働く熱酸化膜４０を成
長させる。絶縁層４０の表面上に導電性材料を被着させ
、これを画定しかつエツチングしてゲート電極部材２０
を形成する。次にこの構造をさらに熱酸化させて、熱酸
化膜４０の厚さを増して、基板３０、分離領域１０、お
よびゲート電極部材２０の上面および側面上に層４０ｍ
を形成する。さらに、熱酸化膜４０ａの表面上に低温酸
化膜５０を被着する。この低温酸化膜を異方性エツチン
グして、酸化物質を最上面だけから除去する。層５０に
対するエツチング工程のタイミングを正確に合わせるこ
とにより、熱酸化膜４０ｂの外側にゲート部材２０の側
面の層５０からスペーサ５０ａ　が残される。 層５０ｍの横方向の厚さは、被着された層５０の厚さと
ほぼ等しい。低温酸化膜の被着の厚さを正確な寸法に制
御することは比較的容易である。 低温酸化膜５０を除去するのに用いられる異方性エツチ
ングは、熱酸化膜の一部をも除去することができる。側
面のスペーサ５０ａにより異方性エッチング工程から保
護されていない、熱酸化膜４０ａの部分はいくらか薄く
なる。したがって、熱酸化膜４０の一部、すなわちゲー
ト電極部材２゜の上面および半導体基板３０の上は、異
方性エツチング工程によりいくらかエツチングされて、
熱酸化膜４０ｂ　を形成している。 次に、この構造に対して第１イオン注入工程を施す。熱
酸化膜４０ｂは、アモルファス原子構造を有しているの
で、イオン・ビーム６０は熱酸化膜４０ｂを散乱貫通し
、半導体基板３０にはチャネリングは生じない。このよ
うに、第１注入工程は基板３０に対してほぼ垂直方向に
行なわれ、イオン注入領域７０は、正確−制御されてゲ
ート電極部材２０に対して対称的になるように形成され
る。 続いて、スペーサが除去される。これは、通常標準的な
ウェット・エツチング技術により行なわれる。このエツ
チング工程は、熱酸化膜４０ｂと分離領域１０とに対し
ても作用する場合もある。その結果得られた構造４０ｃ
には、側面スペーサ５０ｍにより層４０ｂがあらかじめ
保護されている部分以外は、全く酸化膜は残ってい表い
。したがって、基板３０とゲート部材２０の上面とは露
出されている。しかし、このことは、本発明においては
必ずしも必擬ではなくまた重要ではない。 その後この構造に、イオン・ビーム６０と同じ導電形の
イオンのイオン・ビーム８０を当てる。 熱酸化膜４０ｅ　の残っている部分に侵入したイオン・
ビーム８００部分は、半導体基板３０に薄い注入領域を
形成する。このことは、半導体基板に入る前に熱酸化膜
に侵入すると、イオン・ビームは散乱してチャネリング
不可能だからである。あらかじめ注入されたイオン注入
領域７０に入ったイオン・ビーム８０の部分もまた、チ
ャネリング不可能である。これは、イオン領域７０を形
成するイオン・ビーム６０が半導体基板３０の結晶構造
を分裂させたからである。このように、イオン注入領域
７０は、チャネリング不可能なアモルファス構造である
。イオン注入領域７０と熱酸化膜４０ｃ　との間の半導
体基板３０に入るイオン・ビーム８０の部分は、半導体
基板３ｏにチャネリングを生じさせる。このチャネル領
域の長さは、側面スペーサ５０１を除去するエツチング
工程にょシ制御される。大抵、チャネル領域は十分に小
さいので、これがディバイスの性能に悪影響を与えるこ
とはない。 全構造に対して高温処理工程を施し、ゲート電極部材２
０の縁部の下の領域９０および７０またはその一方にお
ける注入されたイオンの一部を拡散させて、結晶中のイ
オン種を活性化し、かつイオン注入による結晶損傷を修
復する。
【図面の簡単な説明】
第２ａ図は、厚い電界絶縁分離領域１１０　と両端が隣
接している半導体基板１３０　を示している。 分離領域１１０は基板１３０　の上下、に延びている。 分離領域１１０と基板１３０の上面には層１４０がカバ
ーされている。基板１３０上でしかも分離領域１１０か
ら離間した層１４０の上面の一部上には、絶縁されたゲ
ート部材１２０が設けられている。ゲート部材１２０の
すぐ下の層１４０の厚さは、層１４０の他の部分より厚
いか、またはそうでなくてもよい。ここでは、層１４０
は、ゲート部材１２０の下がわずかに厚くなっている。 第２ｂ図は、半導体基板１３０と分離領域１１０上の絶
縁層１４０を成長させて厚くなっている第２ａ図の構造
を示しており、この工程において、ゲート部材１２０の
上面と側面もまた成長させている。変化した層１４０は
、第２ｂ図において層１４０ａとして示されている。 第２Ｃ図は、層１４０ａの上面に層１５０を均一に被着
した第２ｂ図の構造を示している。 第２ｄ図は、層１５０の上面が上部から垂直に異方性除
去されている第２Ｃ図の構造を示している。層１５０は
、層１４０によりゲート部材１２０から離間されている
層１４０ａの垂直側面上にのみ残って、スペーサ１５０
ａを形成している。なお、層１４０ａ　の一部を除去し
て、絶縁層１４０ａの薄い部分を形成している場合もあ
る。この実施例では、このようにした層１４０ｂが形成
されている。 第２ｅ図は、層１５０＆を除去した第２ｄ図の構造を示
している。層１５０ａ　を除去する工程は、層１４０ｂ
の一部を除去し、層１４０Ｃを形成している。層１４０
ｃは、３つの異なる高さの領域から成っている。層１４
０ｃの最も厚い垂直部分は、ゲート部材１２０の両側の
すぐ隣υにある。中間の高さの層１４０ｃの部分は、層
１４０ｃの最も高い部分によりゲート部材１２０から離
間してゲート部材１２０の両側にある。層１４０ｃの中
間部分は、第２ｄ図において層１５０ａがあった場所の
下に位置している。層１４０Ｃの最も薄い部分は、層１
４０ｃの最も高い部分と中間部分とによりゲート部材１
２０から離間して、ゲート部材１２０の両側にある。特
定の用途に応じて、層１４０Ｃの最も薄い領域を完全に
除去することもある。 第２ｆ図は、イオン・ビーム１６０を衝突させた第２ｅ
図の構造を示している。イオン・ビーム１８０のイオン
は、層１４０Ｃを貫通し基板１３０に入り、イオン注入
領域１７０を形成する。イオン注入領域１７０を形成す
る際、イオン・　ビーム１６０のイオンは、層１４０Ｃ
の薄い部分と中間部分とを貫通する。層１４０Ｃの薄い
部分を貫通するイオン争ビーム１６０の全イオンは、基
板１３０に達し、注入領域１７０の比較的深い部分を形
成する。層１４０Ｃの中間部分に侵入したイオンφビー
ム１６０　のイオンのいくらかは、層１４０Ｃの中間部
分にトラップされ、残りのイオンだけが基板１３０に達
する。層１４０Ｃの中間部分を貫通したイオン・ビーム
１６０のイオンは基板１３０に入り、注入領域１７０の
比較的浅い部分を形成する。イオン注入領域１γ０は、
層１４０Ｃの最も高い部分と分離領域１１０との間の基
板１３０に形成される。イオン・ビーム１６０は、はぼ
垂直方向で第２ｆ図の構造に衝突する。 第２ｇ図は、イオン注入領域１γ０が縦および横方向に
さらに基板１３０中に拡散されて、接合部２００を形成
している第２ｆ図の構造を示している。接合部２００が
ゲート部材１２０の縁部の下に延びているように、イオ
ン注入領域１γ０に含まれているイオンの大部分がゲー
ト部材１２０の下に置かれる。 第２実施例の工程の説明 半導体基板１３０の一部上、および２つの酸化膜１１０
間の領域中に、ゲート電極絶縁体として働く熱酸化膜１
４０を成長させる。絶縁層１４０の表面上に導電性材料
を被着させ、これを画定しかつエツチングしてゲート電
極部材１２０を形成する。次に、この構造をさらに熱酸
化させて、熱酸化膜１４０の厚さを増加して、基板１３
０、分離領域１１０、およびゲート電極部材１２０の上
面および側面上に層１４０ａを形成する。さらに、熱酸
化膜１４０ａの表面上に、低温酸化膜１５０を被着する
。この低温酸化膜を異方性エツチングして、酸化物質を
最上面からだけ除去する。層１５０のエツチング工程の
タイミングを正確に合わせることにより、熱酸化膜１４
０ｂの外側にゲート部材１２０の側面の層１５０からス
ペーサ１５０ａを残す。 層１５０ａの横方向の厚さは、被着された層１５０の厚
さとほぼ等しい。低温酸化膜の被着の厚さ１を正確な寸
法に制御することは比較的容易である。低温酸化膜１５
０を除去するため行なわれる異方性エツチングは、熱酸
化膜１４０ａの一部も除去することができる。側面のス
ペーサ１５０ａにより異方性エツチング工程から保護さ
れていない熱酸化膜１４０ａの部分は、いくらか薄くな
る。 したがって、ゲート電極部材１２０の上面および半導体
基板１３０上の熱酸化膜１４０ａの一部は、異方性エツ
チング工程によりいくらかエツチングされ、熱酸化膜１
４０ｂを形成する。 次に、スペーサ１５０ａを除去する。これは通常、標準
的なウェット・エツチング技術により行なわれる。この
エツチング工程は、熱酸化膜１４０ｂと分離領域１１０
とに対して作用する。その結果得られた層１４０Ｃには
、側面のスペーサ１５０ａによ９層１４０ｂがあらかじ
め保護されている以外は、全く酸化膜は残ってい々い。 したがって、基板１３０とゲート部材１２０の上面は露
出されている。しかし、このことは本発明においては必
ずしも必要ではなく、また重要ではない。 層１４０ｃの構造は、３つの高さの特定の領域を有して
いる。最も高い領域はゲート部材１２０に隣接している
。中間の高さの領域は、ゲート部材１２０から離れて高
い領域に隣接している。最も低い領域は、ゲート部材１
２０から離れて、中間の高さの領域に隣接している。 この構造にイオン・ビーム１６０を当てる。イオン・ビ
ーム１６０は層１４０ｃを貫通して基板１３０に入シ、
イオン注入領域１７０を形成する。 ビームは散乱シフ、イオンは均一方向にはないので、ビ
ームがアモルファス構造に最初に貫通する環境には、チ
ャネリングは発生しない。したがって、この実施例では
、最初に層１４０Ｃを貫通するので、ゲート部材１２０
に隣接した注入領域は浅い。 イオン・ビーム１６０のイオンのいくらかが層１４０Ｃ
の中間の厚さの領域を貫通できないように、層１４０ａ
は十分に厚く成長させなければ々らない（層１４０Ｃの
厚さは、層１４０ａをどのくらい厚く成長させるかによ
って決まる）。イオン・ビーム１６０のイオンの一部が
基板１３０に達することができないため、層１４０ｃの
中間の厚さの領域の下のイオン注入領域１７０のイオン
濃度は、層１４０Ｃの最も薄い領域の下の注入領域１７
０のイオン濃度よシも小さい。 続いて、ゲート電極部材１２０の縁部の下の領域１７０
の注入イオンのいくらかを拡散させ、結晶中のイオン種
を活性化し、さらにイオン注入により生じた結晶の損傷
を修復するよう、構造全体に高温処理工程を施す。 図面の簡単な説明 第３実施例は、相補形−金属−酸化膜半導体（ＣＭＯＳ
）ディバイスの製造に用いられる本発明を示している。 この実施例は、第１実施例の処理工程を用いた第１のト
ランジスタと、第２実施例の処理工程を用いた第２のト
ランジスタから形成されている。 第３ａ図は、反対の導電形の２つの隣接して連続的に接
合された基板２３０，２３１　を有する構造を示してい
る。各基板の各端部は、厚い電界絶縁分離領域２１０に
より接合されている。１つの分離領域２１０は、基板２
３０，２３１の接合点において、基板２３０，２３１の
端部を接合している。基板２３０　、２３１　の上面と
分離領域２１０は、絶縁層２４０でカバーされている。 さらに、基板２３０上の絶縁層２４０の一部上には、分
離領域２１０から離間してゲート部材２２０が設けられ
ている。また、基板２３１の一部上の層２４０上には、
分離領域２１０から離間してゲート部材２２１　　が設
けられている。ゲート部材２２０のすぐ下の層２４０の
厚さは、層２４０の他の部分よりも厚くてもよいし、ま
たはそうでなくてもよい。ここでは、層２４０は均一の
厚さである。 第３ｂ図は、基板２３０　、２３１　　と分離領域２１
０上の絶縁層２４０を成長させて厚くした第３Ａ図の構
造を示しており、この工程において、ゲート部材２２０
　、２２１　　の上面と側面もまた成長させている。変
化した層２４０は、第３ｂ図においては層２４０ａとし
て示されている。 第３ｃ図は、層２４ｏ＆　の上面に均一の厚さで層２５
０を形成した第３ｂ図の構造を示している。 第３ｄ図は、層２５０の上面の頂部が異方性除去された
第３ｃ図の構造を示している。層２５０は、層２４０ａ
によりゲート部材２２０．２２１から離間された層２４
０ａの垂直側面上にのみ残っていて、スベー？２５０ａ
、２５０ｂ　を形成している。スペーサ２５０ａ　、２
５０ｂは、ゲート部材２２０，２２１　（Ｄ側面上にそ
れぞれ残っている。なお、層２４０ａの一部を除去して
、絶縁層２４０ａの薄い部分を形成している場合もある
。ここでは、示されていない。 第３ｅ図は、基板２３１　を含んでいる領域を完全にカ
バーするようマスキング層３２０　をその土面に設けた
第３ｄ図の構造を示している。したがって、マスキング
層３２０は、層２４０ａの一部、分離領域２１０、スペ
ーサ部材２５０ｂ、およびゲルト部材２２１をカバーし
ている。 第３ｆ図は、イオン・ビーム２６０を衝突させた第３ｅ
図の構造を示している。イオン・ビーム２６０のイオン
は、層２４０ｍを貫通して基板２３０に入υ、イオン注
入領域２７０を形成する。イオン注入領域２７０は、ゲ
ート部材２２０　から最も離れたスペーサ２５０ａの垂
直縁部と分離領域２１０との間の基板２３０に形成され
る。イオン・ビーム２６０は、はぼ垂直方向から第３ｅ
図の構造に衝突する。 第３ｇ図は、スペーサ２５０ｍを除去した第３Ｆ図の構
造を示している。層２４０ａ　の一部を薄くしてもよい
し、またはそうでなくてもよい。ここでは、変化してい
ない層２４０＆を示している。 第３ｈ図は、イオン・ビーム２８０　を衝突させた第３
ｇ図の構造を示している。イオン・ビーム２８０のイオ
ンは、層２４０ａを貫通して基板２３０にイオン注入領
域２９０を形成する。イオン注入領域２９０は、ゲート
部材２２０の側面の層２４０ａの部分の下の領域に隣接
した基板２３０の部分と分離領域２１０　との間の基板
２３０に形成される。 第３■図は、層３２０が除去された第３ｈ図の構造を示
している。層３３０は、基板２３０　　を含んでいる領
域上にこれを完全にカバーして設けられている。したが
って、マスキング層３３０は層２４０ａの一部、分離層
２１０、スペーサ部分２５０ｂ、およびゲート部材２２
０とをカバーしている。 第３３図は、層２５０ｂを除去した第３工図の構造を示
している。層２５０ｂを除去する工程杜、層２４０ｂを
残して、層２４０ａの部分も除去する。 層２４０ｂは、３つの異なる高さの領域から成ってｂる
。層２４０ｂの最も厚い垂直部分は、ゲート部材２２１
の両側のすぐ隣りにある。中間の高さの層２４０ｂ　の
部分は、層２４０ｂ　の最も高い部分によりゲート部材
２２１から離間して、ゲート部材２２１　の両側にある
。層２４０ｂ　の中間部分は、第３工図において層２５
０ｂがあった場所の下に位置している。層２４０ｂの最
も薄い部分は、層２４０ｂの最も高い部分と中間部分と
によりゲート部材２２１　から離間してゲート部材２２
１　の両側にある。なお、用途に応じて、層２４０ｂ　
の薄い部分は完全に除去してもよい。 第３に図は、イオン・ビーム３６０を衝突させた第３Ｊ
図の構造を示している。イオン・ビーム３６０のイオン
は、層２４０ｂを貫通して基板２３１に入り、イオン注
入領域３７Ｇを形成する。イオン注入領域３７０を形成
する際、イオン・ビーム３６０のイオンは層２４０ｂの
薄い部分と中間部分とを貫通する。実際、層２４０ｂの
薄い部分を貫通したイオン・ビーム３６０　の全イオン
は、基板２３１に達し、注入領域３７０の比較的深い部
分を形成する。層２４０ｂ　の中間部分に侵入したイオ
ン・ビーム３６０のイオンの一部ｉｊ：、［４ｏｂの中
間部分にトラップされ、残りのイオンだけが基板２３１
に達する。層２４０ｂの中間部分に侵入したイオン・ビ
ーム３６０のイオンは、基板２３１に入り、注入領域３
７０　　の比較的浅い部分を形成する。イオン注入領域
３７０は、層２４０ｂの最も高い部分と分離領域２１０
　との間の基板２３１に形成される。イオン・ビーム３
６０は、はぼ垂直方向で第３に図の構造に衝突する。 第３Ｌ図は、イオン注入領域２７０　、２９０がさらに
縦および横方向に基板中に拡散されて、接合部３００を
形成している第３に図の構造を示している。イオン注入
領域３７０は、縦および横方向にさらに基板中に拡散さ
れて、接合部３１０を形成している。接合部３００がゲ
ート部材２２０の縁部の下に延びているように、イオン
注入領域２７０．２９０に含まれているイオンの大部分
がゲート部材２２０の下に置かれる。また、接合部３１
０がケート部材２２１　の縁部の下に延びているように
、イオン注入領域３γ０に含まれているイオンの大部分
がゲート部材２２１　の下に置かれる。 第３実施例の工程の説明 第３実施例の２つのＭＯＳディバイスを形Ｋｆる方法は
、第１実施例と第２実施例に関して示した方法と同様で
ある。 さらに、基板領域２３０．２３１　　は反対の導電形で
できている。たとえば、一方の基板領域はドープしたウ
ェルから成っている。 イオン・ビーム２６０．２８０のイオンは、イオン・ビ
ーム３６０のイオンと同じ導電形と反対の導電形である
。イオン注入領域を拡散しかつイオンを活性化するのに
使用される高温工程は、通常同時に行なわれる。しかし
、使用される種と工程の要求とに応じて、第１デイバイ
スに対する高温工程は、第２デイバイスの注入工程の前
に行ってもよい。 なお、第１実施例の処理工程は、ＣＭＯ８集積回路にｎ
およびｐチャネル・ディバイスを形成するのに使用でき
、また第２実施例の処理工程はＣＭＯ８集積回路にｎお
よびｐナヤネル・ディバイスを形成するのに使用するこ
とができる。 以上のように、本発明は、ＭＯ８ＦｇＴを形成する改善
された方法を提供する。
【図面の簡単な説明】
第１ａ図〜第１ｈ図は本発明の第１実施例を示し、第１
ａ図はシリコン酸化膜とゲート部材とを示した基板の断
面図、第１ｂ図は絶縁層を有する第１ａ図の基板を示す
図、第１Ｃ図は別の酸化膜を有する第１ｂ図の基板を示
す図、第１ｄ図はスペーサの形成に用いられるエツチン
グ工程の後の第１ｃ図の基板を示す図、第１ｅ図はイオ
ン注入工程中の第１ｄ図の基板を示す図、第１ｆ図は別
のエツチング工程の後の第１ｅ図の基板を示す図、第１
ｇ図はイオン注入工程中の第１ｆ図の基板を示す図、第
１ｈ図は基板に形成された傾斜した接合部を有する第１
ｇ図の基板を示す図である。 第２ａ図〜第２ｇ図は本発明の第２実施例を示し、第２
＆図は酸化膜とゲート部材を有する基板を示す図、第２
ｂ図は別の酸化膜を有する第２ａ図の基板を示す図、第
２ｃ図はさらに別の酸化膜を有する第２ｂ図の基板を示
す図、第２ｄ図はスペーサの形成に用いられるエツチン
グ工程後の第２Ｃ図の基板を示す図、第２ｅ図は別のエ
ツチング工程後の第２ｄ図の基板を示す図、第２ｆ図は
イオン注入中の第２ｅ図の基板を示す図、第２ｇ図は傾
斜した接合部を有する第２ｆ図の基板を示す図である。 第３ａ図〜第３ｈ図および第３■図〜第３Ｌ図は本発明
の第３実施例を示し、第３ａ図は酸化膜と２つのゲート
部材を含んでいる基板を示した断面図、第３ｂ図は別の
酸化膜を有する第３ａ図の基板を示す図、第３Ｃ図はさ
らに別の酸化膜を有する第３ｂ図の基板を示す図、第３
ｄ図はスペーサの形成に用いられるエツチング工程後の
ｆｇａｃ図の基板を示す図、第３ｅ図は基板の一部をフ
ォトレジスト層でカバーした後の第３ｄ図の基板を示す
図、第３ｆ図はイオン注入工程中の第３ｅ図の基板を示
す図、第３ｇ図はエツチング工程後の第３ｆ図の基板を
示す図、第３ｈ図は第２イオン注入工程中の第３ｇ図の
基板を示す図、第３工図は基板の別の部分をフォトレジ
スト層でカバーした後の第３ｈ図の基板を示す図、第３
Ｊ図は、エツチング工程後の第３Ｉ図の基板を示す図、
第３に図は傾斜した接合部を備えたイオン注入工程中の
第３５図の基板を示す図、第３Ｌ図は形成されたソース
およびドレイン工程を有する第３に図の基板を示してい
る。 Ｉ　Ｑ　、１１０，２１０・・・・分離領域、２０゜１
２０．２２０，２２１　　・・・・ゲート部材、３０゜
１３０．２３０．２３１−・・・基板、４０，１４０゜
２４０−−−・絶縁層、５０ａ　、　１５０ｍ　、　２
５０ａ＊　ｅ　ｅ　ｍスペーサ、７０，９０，１２０，
１７０゜２７０，２９０，３７０　　・・・φイオン注
入領域、６０．８０．１６０，２６０，２８０，３６０
・・・・イオン・ビーム、１００，２００，３００．３
１０−−・・接合部、３２０．３３０　　・・・・マス
キング層。

Claims (14)

    【特許請求の範囲】
  1. （１）半導体基板の一部上に絶縁されたゲート電極部材
    が形成されている金属−酸化膜−半導体（ＭＯＳ）集積
    回路の製造方法において： （ａ）上記ゲート部材の上面および両側面上を含む上記
    基板上に絶縁層を形成する工程；（ｂ）上記絶縁層上の
    上記ゲート部材の上記両側面上にスペーサ部材を形成す
    る工程； （ｃ）工程（ｂ）により得られた構造の表面上に、不純
    物を決定する導電形の第１イオンを衝突させる工程にし
    て、上記第１イオンのイオン注入領域が上記第１基板上
    に形成され、上記スペーサにより上記第１イオンが上記
    基板に達するのを阻止するようにした、第１イオンを衝
    突させる工程； （ｄ）上記スペーサを除去する工程； （ｅ）工程（ｄ）により得られた構造の表面上に、上記
    第１イオンと同じ導電形の不純物を決定する導電形の第
    ２イオンを衝突させる工程にして、上記第２イオンのイ
    オン注入領域を形成させる、第２イオンを衝突させる工
    程；および （ｆ）上記ゲート部材の両側面の下に上記イオンの少く
    とも一部を拡散させかつ上記イオンを活性化するよう上
    記基板を加熱する工程； から成り、傾斜したソースおよびドレイン領域を形成す
    ることを特徴とする、金属−酸化膜−半導体（ＭＯＳ）
    集積回路の製造方法。
  2. （２）半導体基板の一部上に絶縁されたゲート電極部材
    が形成されている金属−酸化膜−半導体（ＭＯＳ）集積
    回路の製造方法において： （ａ）上記ゲート部材の上面および両側面上を含む上記
    基板上に熱酸化絶縁層を形成する工程； （ｂ）上記絶縁層上の上記ゲート部材の上記両側面上に
    低温酸化スペース部材を形成する工程； （ｃ）工程（ｂ）により得られた構造の表面上に、不純
    物を決定する導電形の第１イオンを衝突させる工程にし
    て、上記第１イオンのイオン注入領域が上記第１基板上
    に形成され、上記スペーサにより上記第１イオンが上記
    基板に至るのを阻止するようにした、第１イオンを衝突
    させる工程； （ｄ）上記スペーサを除去する工程； （ｅ）工程（ｄ）により得られた構造の表面上に、上記
    第１イオンと同じ導電形の不純物を決定する導電形の第
    ２イオンを衝突させる工程；および （ｆ）上記ゲート部材の両側面の下に上記イオンの少く
    とも一部を拡散させかつ上記イオンを活性化するよう上
    記基板を加熱する工程； から成り、傾斜したソースおよびドレイン領域を形成す
    ることを特徴とする、金属−酸化膜−半導体（ＭＯＳ）
    集積回路の製造方法。
  3. （３）特許請求の範囲第２項記載の製造方法において、
    スペーサを形成する工程は； （ａ）絶縁層上に低温酸化膜を形成する工程；および （ｂ）ゲート部材の両側面にスペーサを残すよう上記低
    温酸化膜の一部を選択的にエッチングする工程； から成ることを特徴とする製造方法。
  4. （４）特許請求の範囲第２項記載の製造方法において、
    スペーサを形成する工程は： （ａ）絶縁層上に低温酸化膜を形成する工程； （ｂ）上記低温酸化膜を異方性エッチングする工程；お
    よび （ｃ）上記低温酸化膜の１つの厚さだけを除去するよう
    適当な時間の後、上記エッチング工程を停止する工程； から成り、低温酸化スペーサはゲート部材の両側面に残
    つているようにしたことを特徴とする製造方法。
  5. （５）（ａ）半導体基板の表面の一部上に絶縁されたゲ
    ート電極部材を形成する工程； （ｂ）上記ゲート部材の上面および両側面上を含む上記
    基板上に熱酸化絶縁層を形成する工程； （ｃ）上記絶縁層上に低温酸化膜を形成する工程； （ｄ）上記低温酸化膜を異方性エッチングする工程； （ｅ）上記低温酸化膜の１つの厚さだけを除去するよう
    適当な時間の後、上記エッチング工程を停止する工程； （ｆ）上記スペーサにより第１イオンが上記基板に達す
    るのを阻止する上記基板において、工程（ｄ）により得
    られた構造の表面上に、不純物を決定する導電形の第１
    イオンを衝突させる工程； （ｇ）上記スペーサを除去する工程； （ｈ）第２イオンのイオン注入領域を形成するよう、工
    程（ｆ）により得られた構造の表面上に、上記第１イオ
    ンと同じ導電形の不純物を決定する導電形の第２イオン
    を衝突させる工程；および （ｉ）上記ゲート部材の下に上記イオンの少くとも一部
    を拡散させかつ上記イオンを活性化するよう上記基板を
    加熱する工程； から成り、傾斜したソースおよびドレイン領域を形成す
    ることを特徴とする金属−酸化膜−半導体（ＭＯＳ）集
    積回路の製造方法。
  6. （６）特許請求の範囲第１、２、３、または５項のいず
    れか１つに記載の製造方法において、イオンを、基板の
    表面に対してほぼ垂直に衝突させて、ゲート電極部材に
    関して互いに対称的に上記基板にイオン注入領域を形成
    することを特徴とする製造方法。
  7. （７）半導体基板の一部上に絶縁されたゲート電極部材
    が形成されている金属−酸化膜−半導体（ＭＯＳ）集積
    回路の製造方法において： （ａ）上記ゲート部材の上面および両側面上を含む上記
    基板上に絶縁層を形成する工程；（ｂ）上記絶縁層上の
    上記ゲート部材の上記両側面上にスペーサ部材を形成す
    る工程； （ｃ）工程（ｂ）により得られた構造の上面を除去する
    ようエッチングする工程にして、上記スペーサが完全に
    除去されるまで上記スペーサは上記スペーサの下の上記
    絶縁層のエッチングを阻止して、上記スペーサがエッチ
    ングを阻止した上記絶縁層を厚くするようにした、エッ
    チングする工程； （ｄ）工程（ｃ）により得られた構造の表面上に、不純
    物を決定する導電形のイオンを衝突させる工程にして、
    上記イオンのイオン注入領域が上記基板に形成され、上
    記厚くなつている絶縁層領域により上記イオンの一部が
    上記基板に達するのを阻止するようにした、イオンを衝
    突させる工程；および （ｅ）上記ゲート部材の上記両側面の下に上記イオンの
    少くとも一部を拡散させかつ上記イオンを活性化するよ
    う上記基板を加熱する工程； から成り、傾斜したソースおよびドレイン領域を形成す
    ることを特徴とする、金属−酸化膜−半導体（ＭＯＳ）
    集積回路の製造方法。
  8. （８）半導体基板の一部上に絶縁されたゲート電極部材
    が形成されている金属−酸化膜−半導体（ＭＯＳ）集積
    回路の製造方法において： （ａ）上記ゲート部材の上面および両側面上を含む上記
    基板上に熱酸化絶縁層を形成する工程； （ｂ）上記絶縁層上の上記ゲート部材の上記両側面上に
    低温酸化スペーサ部材を形成する工程； （ｃ）工程（ｂ）により得られた構造の上面を除去する
    ようエッチングする工程にして、上記スペーサが完全に
    除去されるまで上記スペーサは上記スペーサの下の上記
    絶縁層のエッチングを阻止して、上記スペーサがエッチ
    ングを阻止した上記絶縁層を厚くするようにした、エッ
    チングする工程； （ｄ）工程（ｃ）により得られた構造の表面上に、不純
    物を決定する導電形のイオンを衝突させる工程にして、
    上記イオンのイオン注入領域が上記基板に形成され、上
    記厚くなつている絶縁層領域により上記イオンの一部が
    上記基板に達するのを阻止するようにした、イオンを衝
    突させる工程；および （ｅ）上記ゲート部材の上記両側面の下に上記イオンの
    少くとも一部を拡散させかつ上記イオンを活性化するよ
    う上記基板を加熱する工程； から成り、傾斜したソースおよびドレイン領域を形成す
    ることを特徴とする、金属−酸化膜−半導体（ＭＯＳ）
    集積回路の製造方法。
  9. （９）特許請求の範囲第８項記載の製造方法において、
    スペーサを形成する工程は： （ａ）絶縁層上に低温酸化膜を形成する工程；および （ｂ）ゲート部材の両側面上にスペーサを残すように上
    記低温酸化膜の一部を選択的にエッチングする工程； から成ることを特徴とする製造方法。
  10. （１０）特許請求の範囲第８項記載の製造方法において
    、スペーサを形成する工程は： （ａ）絶縁層上に低温酸化膜を形成する工程； （ｂ）上記低温酸化膜を異方性エッチングする工程；お
    よび （ｃ）上記低温酸化膜の１つの厚さだけを除去するよう
    適当な時間の後、上記エッチング工程を停止する工程； から成り、低温酸化スペーサをゲート部材の両側面上に
    残しておくことを特徴とする製造方法。
  11. （１１）（ａ）半導体基板の表面の一部上に絶縁された
    ゲート電極部材を形成する工程；（ｂ）上記ゲート部材
    の上面および両側面上を含む上記基板上に熱酸化絶縁層
    を形成する工程； （ｃ）上記絶縁層上に低温酸化膜を形成する工程； （ｄ）上記低温酸化膜を異方性エッチングする工程； （ｅ）上記低温酸化膜の１つの厚さだけを除去するよう
    適当な時間の後、上記エッチング工程を停止する工程： （ｆ）工程（ｅ）により得られた構造の上面を除去する
    ようエッチングする工程にして、上記スペーサが完全に
    除去されるまで上記スペーサは上記スペーサの下の上記
    絶縁層のエッチングを阻止して、上記スペーサがエッチ
    ングを阻止した上記絶縁層を厚くするようにしたエッチ
    ング工程； （ｇ）工程（ｆ）により得られた構造の表面上に、不純
    物を決定する導電形のイオンを衝突させる工程にして、
    上記イオンのイオン注入領域が上記基板に形成され、上
    記厚くなつている絶縁層領域により上記イオンの一部が
    上記基板に達するのを阻止するようにした、イオンを衝
    突させる工程；および （ｈ）上記ゲート部材の上記両側面の下に上記イオンの
    少くとも一部を拡散させかつ上記イオンを活性化するよ
    う上記基板を加熱する工程； から成り、傾斜したソースおよびドレイン領域を形成す
    ることを特徴とする、金属−酸化膜−半導体（ＭＯＳ）
    集積回路の製造方法。
  12. （１２）半導体基板の一部上に少くとも２つの絶縁され
    たゲート電極部材が形成されている相補形金属−酸化膜
    −半導体（ＣＭＯＳ）集積回路の製造方法において： （ａ）上記ゲート部材の上面および両側面上を含む上記
    基板上に絶縁層を形成する工程；（ｂ）上記絶縁層上の
    上記ゲート部材の上記両側面上にスペーサ部材を形成す
    る工程； （ｃ）工程（ｂ）により得られた構造の表面上に、第１
    導電形の不純物を決定する導電形の第１イオンを衝突さ
    せる工程にして、上記第１イオンのイオン注入領域が上
    記基板に形成され、上記スペーサにより上記第１イオン
    が上記基板に達するのを阻止するようにした、第１イオ
    ンを衝突させる工程； （ｄ）上記スペーサを除去する工程； （ｅ）上記第１ゲート電極部材だけを包囲している、工
    程（ｄ）により得られた構造上に、上記第１導電形の不
    純物を決定する導電形の第２イオンを衝突させる工程； （ｆ）上記第２ゲート電極部材だけを包囲している、工
    程（ｅ）により得られた構造の表面上に、第２導電形の
    不純物を決定する導電形の第３イオンを衝突させる工程
    ； （ｇ）上記第２ゲート電極部材の側面から上記スペーサ
    を除去する工程； （ｈ）上記第２ゲート電極部材だけを包囲している、工
    程（ｇ）により得られた構造の表面上に、上記第２導電
    形の不純物を決定する導電形の第４イオンを衝突させる
    工程； （ｉ）絶縁されたゲート電極部材の少くとも一部の下の
    、不純物を決定する導電形の上記第１および第２または
    その一方のイオンの少くとも一部を、上記第１ゲート電
    極部材の側面に拡散させるようこの構造を加熱する工程
    ； （ｊ）上記第１ゲート電極部材だけを包囲している上記
    絶縁層の上記表面の少くとも一部上に、上記第１導電形
    の不純物を決定する導電形の第２イオンを衝突させる工
    程； （ｋ）上記第２ゲート電極部材だけを包囲する上記半導
    体基板の表面上に、第２導電形の不純物を決定する導電
    形の第３イオンを衝突させる工程； （ｌ）上記第２ゲート電極部材の側面から上記低温酸化
    スペーサを除去する工程； （ｍ）上記第２ゲート電極部材だけを包囲する上記絶縁
    層の上記表面の少くとも一部上に、上記第２導電形の不
    純物を決定する導電形の第４イオンを衝突させる工程；
    および （ｎ）絶縁されたゲート電極部材の少くとも一部の下の
    、不純物を決定する導電形の上記第１および第２または
    その一方のイオンの少くとも一部を拡散させ、上記半導
    体基板の上記表面上に衝突したイオンによつて生じた上
    記半導体基板の損傷を修復し、かつ不純物を決定する導
    電形の第１および第２イオンを活性化するよう、この構
    造を加熱する工程； から成ることを特徴とする相補形金属−酸化膜一半導体
    （ＣＭＯＳ）集積回路の製造方法。
  13. （１３）（ａ）半導体基板の表面の一部上に少くとも２
    つの絶縁されたゲート電極部材を形成する工程； （ｂ）上記半導体基板の上記表面上および上記絶縁され
    たゲート電極部材の上面および側面上に熱酸化膜を形成
    する工程； （ｃ）上記熱酸化膜の全表面上に低温酸化膜を形成する
    工程； （ｄ）上記低温酸化膜が上記絶縁されたゲート電極部材
    の側面上のみに残るように、上記低温酸化膜の一部を選
    択的に除去する工程； （ｅ）第１ゲート電極部材のみを包囲する上記半導体基
    板の表面上に、第１導電形の不純物を決定する導電形の
    第１イオンを衝突させる工程； （ｆ）上記第１ゲート電極部材の側面から上記低温酸化
    スペーサを除去する工程； （ｇ）上記第１ゲート電極部材のみを包囲する上記絶縁
    層の上記表面の少くとも一部上に、上記第１導電形の不
    純物を決定する導電形の第２イオンを衝突させる工程； （ｈ）第２ゲート電極部材のみを包囲する上記半導体基
    板の表面上に、第２導電形の不純物を決定する導電形の
    第３イオンを衝突させる工程； （ｉ）第２ゲート電極部材の側面から上記低温酸化スペ
    ーサを除去する工程； （ｊ）上記第２ゲート電極部材だけを包囲する上記絶縁
    層の上記表面の少くとも一部上に、上記第２導電形の不
    純物を決定する導電形の第４イオンを衝突させる工程；
    および （ｋ）絶縁されたゲート電極部材の少くとも一部の下の
    、不純物を決定する導電形の上記第１および第２または
    その一方のイオンの少くとも一部を拡散させ、上記半導
    体基板の損傷を修復し、かつ不純物を決定する導電形の
    第１および第２イオンを活性化するよう、この構造を加
    熱する工程；から成ることを特徴とする、相補形金属−
    酸化膜−半導体（ＣＭＯＳ）集積回路の製造方法。
  14. （１４）（ａ）半導体基板の表面の一部上に少くとも２
    つの絶縁されたゲート電極部材を形成する工程； （ｂ）上記半導体基板の上記表面上および上記絶縁され
    たゲート電極部材の上面および側面上に熱酸化膜を形成
    する工程； （ｃ）上記熱酸化膜の全表面上に低温酸化膜を形成する
    工程； （ｄ）上記低温酸化膜が上記絶縁されたゲート電極部材
    の側面上のみに残るように、選択的エッチングにより上
    記低温酸化膜の一部を除去する工程； （ｅ）第１ゲート電極部材のみを包囲する上記半導体基
    板の表面上に、第１導電形の不純物を決定する導電形の
    第１イオンを衝突させる工程； （ｆ）上記第１ゲート電極部材の側面から上記低温酸化
    スペーサを除去する工程； （ｇ）上記第１ゲート電極部材のみを包囲する上記絶縁
    層の上記表面の少くとも一部上に、上記第１導電形の不
    純物を決定する導電形の第２イオンを衝突させる工程； （ｈ）第２ゲート電極部材のみを包囲する上記半導体基
    板の表面上に、第２導電形の不純物を決定する導電形の
    第３イオンを衝突させる工程； （ｉ）上記第２ゲート電極部材の側面から上記低温酸化
    スペーサを除去する工程； （ｊ）上記第２ゲート電極部材のみを包囲する上記絶縁
    層の上記表面上の少くとも一部上に、上記第２導電形の
    不純物を決定する導電形の上記第４イオンを衝突させる
    工程； （ｋ）絶縁されたゲート電極部材の少くとも一部の下の
    、不純物を決定する導電形の上記第１および第２または
    その一方のイオンの少くとも一部を拡散させ、上記半導
    体基板の上記表面上に衝突したイオンにより生じた上記
    半導体基板の損傷を修復し、かつ不純物を決定する導電
    形の第１および第２イオンを活性化するよう、この構造
    を加熱する工程； から成ることを特徴とする相補形金属−酸化膜−半導体
    （ＣＭＯＳ）集積回路の製造方法。
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