JPS62118578A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62118578A JPS62118578A JP25908385A JP25908385A JPS62118578A JP S62118578 A JPS62118578 A JP S62118578A JP 25908385 A JP25908385 A JP 25908385A JP 25908385 A JP25908385 A JP 25908385A JP S62118578 A JPS62118578 A JP S62118578A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ３ＦＥＴ製造プロセスにおいてゲート
電極形成後にソース・ドレイン領域に浅い接合部を形成
するための半導体装置の製造方法に関するものである。
電極形成後にソース・ドレイン領域に浅い接合部を形成
するための半導体装置の製造方法に関するものである。
第２図（ａｌ、 ｌｂｌは従来の半導体装置の製造方法
の順次の工程を示す断面図である。図において、（１１
は半導体基板、（２）は半導体基板＋１１上に形成され
たゲート酸化膜、（３）はゲート酸化膜（２）上に形成
されたポリシリコンゲート電極、（４）はポリシリコン
ゲート電極（３）をマスクとしてイオン注入され低温熱
処理後に形成された半導体基板（蔦）と反対の電導型の
ソース・ドレイン拡散領域である。ソース・ドレイン拡
散領域（４）は、半導体基板（＋１との間で浅い接合部
（４ａ）を形成している。
の順次の工程を示す断面図である。図において、（１１
は半導体基板、（２）は半導体基板＋１１上に形成され
たゲート酸化膜、（３）はゲート酸化膜（２）上に形成
されたポリシリコンゲート電極、（４）はポリシリコン
ゲート電極（３）をマスクとしてイオン注入され低温熱
処理後に形成された半導体基板（蔦）と反対の電導型の
ソース・ドレイン拡散領域である。ソース・ドレイン拡
散領域（４）は、半導体基板（＋１との間で浅い接合部
（４ａ）を形成している。
半導体装置の集積化に伴いＭＯＳＦＥＴのチャネル長が
短くなるに従って、半導体基板と反対の電導型イオンを
注入した後に高温熱処理によってソース・ドレイン拡散
領域を形成すると、高温熱処理のために注入イオンが熱
拡散され過ぎてしまい、深い接合部が形成されてしまう
。そのため、ゲート電極の下側への接合部の侵入が著し
くなり、実効的なチャネル長が短くなってしきい値電圧
の低下やパンチスルーよるソース・ドレイン間の耐圧低
下などの短チヤネル効果を顕著にする。
短くなるに従って、半導体基板と反対の電導型イオンを
注入した後に高温熱処理によってソース・ドレイン拡散
領域を形成すると、高温熱処理のために注入イオンが熱
拡散され過ぎてしまい、深い接合部が形成されてしまう
。そのため、ゲート電極の下側への接合部の侵入が著し
くなり、実効的なチャネル長が短くなってしきい値電圧
の低下やパンチスルーよるソース・ドレイン間の耐圧低
下などの短チヤネル効果を顕著にする。
そこで、低温熱処理により２１人イオンの熱拡散を抑制
すれば、浅い接合部（４ａ）を有するソース・ドレイン
拡散領域（４）が形成され、ゲート電極（３）の下側へ
の接合部（４ａ）の侵入も抑制されで、−に述したよう
な短チヤネル効果も抑制することができる。
すれば、浅い接合部（４ａ）を有するソース・ドレイン
拡散領域（４）が形成され、ゲート電極（３）の下側へ
の接合部（４ａ）の侵入も抑制されで、−に述したよう
な短チヤネル効果も抑制することができる。
次に工程について説明する。まず、第２図（δ）に示す
ように、半導体基板（１）上にゲート酸化膜（２）とポ
リシリコンゲート電極（３）とを形成する。次に、第２
図山）に示すように、半導体基板（＋１と反対の電導型
イオンをゲート電極（３）をマスクとして注入し、低温
熱処理により注入イオンを熱拡散させて浅い接合部（４
ａ）を有するソース・ドレイン拡散領域（４）を形成す
る。
ように、半導体基板（１）上にゲート酸化膜（２）とポ
リシリコンゲート電極（３）とを形成する。次に、第２
図山）に示すように、半導体基板（＋１と反対の電導型
イオンをゲート電極（３）をマスクとして注入し、低温
熱処理により注入イオンを熱拡散させて浅い接合部（４
ａ）を有するソース・ドレイン拡散領域（４）を形成す
る。
従来の半導体装置の製造方法は以−トのように構成され
ているので、浅い接合部（４ａ）のためにソース・ドレ
イン拡散領域（４）のシート抵抗が増大し、Ｍ ＯＳ
Ｆ Ｅ Ｔの電流駆動能力を低下させるという問題点が
あった。
ているので、浅い接合部（４ａ）のためにソース・ドレ
イン拡散領域（４）のシート抵抗が増大し、Ｍ ＯＳ
Ｆ Ｅ Ｔの電流駆動能力を低下させるという問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、しきい値電圧の低下やパンチスルーによるソ
ース・ドレイン間の耐圧低下などの短チヤネル効果を抑
制できるとともに、ソース・ドレイン拡散領域のシート
抵抗の増大を抑制してＭＯＳＦＥＴの電流駆動能力の低
下を防止することができる半導体装置の製造方法を得る
ことを目的とする。
たもので、しきい値電圧の低下やパンチスルーによるソ
ース・ドレイン間の耐圧低下などの短チヤネル効果を抑
制できるとともに、ソース・ドレイン拡散領域のシート
抵抗の増大を抑制してＭＯＳＦＥＴの電流駆動能力の低
下を防止することができる半導体装置の製造方法を得る
ことを目的とする。
この発明に係る半導体装置の製造方法は、ポリシリコン
ゲート電極形成後に半導体基板の全面に薄い第１の絶縁
膜を蒸着し、さらにこの第１の絶縁膜の上に厚い第２の
１１へ縁膜を蒸着して、ＲＩ４（Ｒｅａｃｔｉｖｅ
Ｔｏｎ Ｒｃｌ＋ａｎｔ）によって第１の絶縁膜と第
２の絶縁１漠とを同時に異方性エツチングすることによ
り、第１の絶縁膜と第２の絶縁膜とで側壁を形成した後
に第２の絶縁膜を除去してゲート電極近傍の半導体基板
だけが第１の絶縁膜で覆われるようにしてイオン注入を
行うようにしたものである。
ゲート電極形成後に半導体基板の全面に薄い第１の絶縁
膜を蒸着し、さらにこの第１の絶縁膜の上に厚い第２の
１１へ縁膜を蒸着して、ＲＩ４（Ｒｅａｃｔｉｖｅ
Ｔｏｎ Ｒｃｌ＋ａｎｔ）によって第１の絶縁膜と第
２の絶縁１漠とを同時に異方性エツチングすることによ
り、第１の絶縁膜と第２の絶縁膜とで側壁を形成した後
に第２の絶縁膜を除去してゲート電極近傍の半導体基板
だけが第１の絶縁膜で覆われるようにしてイオン注入を
行うようにしたものである。
この発明におけるゲート電極近傍の半導体基板だけを覆
う第１の絶縁膜は、半導体基板へのイオン注入の障害物
となってゲート電極をマスクとして注入される半導体基
板と反対の電導型イオンが半導体基板に注入されるとき
にその平均注入深さを浅くさせる。
う第１の絶縁膜は、半導体基板へのイオン注入の障害物
となってゲート電極をマスクとして注入される半導体基
板と反対の電導型イオンが半導体基板に注入されるとき
にその平均注入深さを浅くさせる。
以下、この発明の一実施例を図について説明する。第１
図（ａｌ〜（ｅｌにおいて、（１１は半導体基板、（２
）は半導体基板＋ＩＩＪ−に形成されたゲート酸化膜、
（３）はゲート酸化膜（２）上に形成されたポリシリコ
ンゲート電極、（４）はポリシリコンゲート電極（３）
の」二面を含む半導体基板（１）の全面に薄く蒸着され
た酸化膜、（５）は酸化膜（４）の全面に蒸着された窒
化膜、（６）はゲート電極（３）をマスクとしてイオン
注入され高温熱処理後に形成された半導体基板（１１と
反対の電導型のソース・ドレイン拡散領域、（６ａ）は
ソース・ドレイン拡散領域（６）の浅い接合部、（６ｂ
）はソース・ドレイン拡散領域（６）の深い接合部であ
る。
図（ａｌ〜（ｅｌにおいて、（１１は半導体基板、（２
）は半導体基板＋ＩＩＪ−に形成されたゲート酸化膜、
（３）はゲート酸化膜（２）上に形成されたポリシリコ
ンゲート電極、（４）はポリシリコンゲート電極（３）
の」二面を含む半導体基板（１）の全面に薄く蒸着され
た酸化膜、（５）は酸化膜（４）の全面に蒸着された窒
化膜、（６）はゲート電極（３）をマスクとしてイオン
注入され高温熱処理後に形成された半導体基板（１１と
反対の電導型のソース・ドレイン拡散領域、（６ａ）は
ソース・ドレイン拡散領域（６）の浅い接合部、（６ｂ
）はソース・ドレイン拡散領域（６）の深い接合部であ
る。
次に作用について説明する。ポリシリコンゲート電極（
３）の近傍の半導体基板（１）だけを覆っている酸化膜
（４）は、半導体基板（１）に注入されるイオンの障害
物となる。したがって、ポリシリコンゲート電極（３）
をマスクとして注入される半導体基板（１）と反対の電
導型イオンが半導体基板（１３に注入されるとき、ポリ
シリコンゲート電極（３）の近傍の酸化膜（４）の下側
だけはその注入の実効的な平均深さが浅くなる。このた
め、イオン注入後の熱処理によってソース・ドレイン拡
散領域（６）を形成するときに特に低温で熱処理する必
要はな（、従来通り高温で熱処理してもポリシリコンゲ
ート電極（３）の近傍の酸化膜（４）の下のソース・ト
レイン拡１１シ領域（６）は浅い接合部（６ａ）を生し
る。このため、ポリシリコンゲート電極（３）の下側へ
の接合部（６ａ）の侵入は短く、短チヤネル効果が抑制
されることになる。一方、ポリシリコンゲーＩ・電極（
３）の近傍以外の酸化膜（４）が存在しない領域でのソ
ース・ドレイン拡散領域（６）は高温熱処理により従来
ｊｍ幻の深い接合部（６ｂ）を形成し、ソース・１′１
ツイン間でのシート抵抗の増大を抑制してＭ ｃ）Ｓ
Ｆ ＩＥ Ｔの電流駆動能力の低下を防１１−する。
３）の近傍の半導体基板（１）だけを覆っている酸化膜
（４）は、半導体基板（１）に注入されるイオンの障害
物となる。したがって、ポリシリコンゲート電極（３）
をマスクとして注入される半導体基板（１）と反対の電
導型イオンが半導体基板（１３に注入されるとき、ポリ
シリコンゲート電極（３）の近傍の酸化膜（４）の下側
だけはその注入の実効的な平均深さが浅くなる。このた
め、イオン注入後の熱処理によってソース・ドレイン拡
散領域（６）を形成するときに特に低温で熱処理する必
要はな（、従来通り高温で熱処理してもポリシリコンゲ
ート電極（３）の近傍の酸化膜（４）の下のソース・ト
レイン拡１１シ領域（６）は浅い接合部（６ａ）を生し
る。このため、ポリシリコンゲート電極（３）の下側へ
の接合部（６ａ）の侵入は短く、短チヤネル効果が抑制
されることになる。一方、ポリシリコンゲーＩ・電極（
３）の近傍以外の酸化膜（４）が存在しない領域でのソ
ース・ドレイン拡散領域（６）は高温熱処理により従来
ｊｍ幻の深い接合部（６ｂ）を形成し、ソース・１′１
ツイン間でのシート抵抗の増大を抑制してＭ ｃ）Ｓ
Ｆ ＩＥ Ｔの電流駆動能力の低下を防１１−する。
このように、ソース・ドレイン１１２；散領域（６）を
浅い接合部（６ａ）と深い接合部（ｆｉｌｅ）を生じる
ように形成することにより、短チヤネル効果とソース・
ドレイン間のシート抵抗の増大によるＭＯ３ＦＦ：Ｔの
電流駆動能力の低下とを同時に抑制することができる。
浅い接合部（６ａ）と深い接合部（ｆｉｌｅ）を生じる
ように形成することにより、短チヤネル効果とソース・
ドレイン間のシート抵抗の増大によるＭＯ３ＦＦ：Ｔの
電流駆動能力の低下とを同時に抑制することができる。
次に工程について説明する。まず、第１図ｆａｔに示す
ように、半導体基板ｎ＋−−二にデーｌ−酸化膜（２）
とポリシリコンゲート電極（３）とを順次形成する。次
に、第１図（ｂ）に示すように、半導体基板（１１の全
面に薄い酸化膜（４）を蒸着し、さらにこの酸化膜（４
）上に厚い窒化膜（５）を全面にわたって蒸着する。こ
の後、ＲＩ ＩＥによって窒化膜（５）と酸化膜（４）
とを同時に異方性エツチングすることによって、第１図
（Ｃ）に示すように、窒化膜（５）と酸化膜（４）とで
側壁を形成する。そして、第１図＋ｄｌに示すように、
側壁の窒化膜（５）の部分を除去し、ポリシリコンゲー
ト電極（３）の近傍の半導体基板（１）だけが酸化膜（
４）で覆われるようにする。続いて、第１図（ｅｌに示
すように、ポリシリコンゲート電極（３）をマスクとし
て半導体基板（１）と反月の電導型イオンを注入し、従
来通りの高温熱処理によって注入イオンを熱拡散させて
、浅い接合部（６ａ）と深い接合部（６ｂ）とを有する
ソース・ドレイン拡散領域（６）を形成する。
ように、半導体基板ｎ＋−−二にデーｌ−酸化膜（２）
とポリシリコンゲート電極（３）とを順次形成する。次
に、第１図（ｂ）に示すように、半導体基板（１１の全
面に薄い酸化膜（４）を蒸着し、さらにこの酸化膜（４
）上に厚い窒化膜（５）を全面にわたって蒸着する。こ
の後、ＲＩ ＩＥによって窒化膜（５）と酸化膜（４）
とを同時に異方性エツチングすることによって、第１図
（Ｃ）に示すように、窒化膜（５）と酸化膜（４）とで
側壁を形成する。そして、第１図＋ｄｌに示すように、
側壁の窒化膜（５）の部分を除去し、ポリシリコンゲー
ト電極（３）の近傍の半導体基板（１）だけが酸化膜（
４）で覆われるようにする。続いて、第１図（ｅｌに示
すように、ポリシリコンゲート電極（３）をマスクとし
て半導体基板（１）と反月の電導型イオンを注入し、従
来通りの高温熱処理によって注入イオンを熱拡散させて
、浅い接合部（６ａ）と深い接合部（６ｂ）とを有する
ソース・ドレイン拡散領域（６）を形成する。
なお、上記実施例では第１の絶縁膜として酸化膜を、第
２の絶縁膜として窒化膜を用いた半導体装置の製造方法
を示したが、逆に、第１の絶縁膜として窒化膜を、第２
の絶縁膜として酸化膜を用いることもでき、同様の効果
を奏する。
２の絶縁膜として窒化膜を用いた半導体装置の製造方法
を示したが、逆に、第１の絶縁膜として窒化膜を、第２
の絶縁膜として酸化膜を用いることもでき、同様の効果
を奏する。
〔発明の効果〕
以上のように、この発明によれば、半導体基板を覆う第
１の絶縁１１りをゲート電極の近傍だけに残しておくよ
うに構成したので、ただ１回のイオン注入だけでしかも
従来ｊ１１りの高温熱処理によって、ソース・ドレイン
拡散領域を浅い接合部と深い接合部とを生じるように形
成することができ、短チヤネル効果とソース・ドレイン
間のシート抵抗増大に起因するＭＯＳ Ｆ ＥＴの電流
駆動能力の低下とを同時に抑制することができる効果が
ある。
１の絶縁１１りをゲート電極の近傍だけに残しておくよ
うに構成したので、ただ１回のイオン注入だけでしかも
従来ｊ１１りの高温熱処理によって、ソース・ドレイン
拡散領域を浅い接合部と深い接合部とを生じるように形
成することができ、短チヤネル効果とソース・ドレイン
間のシート抵抗増大に起因するＭＯＳ Ｆ ＥＴの電流
駆動能力の低下とを同時に抑制することができる効果が
ある。
第１図（ａ）〜（Ｑｌは本発明の一実施例による半導体
装置の製造方法を示す順次の工程断面図、第２図（ａＬ
（ｂｌは従来の半導体装置の製造方法を示す１値次の
工程断面図である。 （１１は半導体基板、（２）はゲート酸化膜、（３）は
ポリシリコンゲート電極、（４）は酸化膜（第１の絶縁
膜） 、＋５１は窒化膜（第２の絶縁膜） 、＋６１は
ソース・ドレイン拡散領域、（６ａ）は浅い接合部、（
６ｂ）は深い接合部である。 なお、図中、同一符号は同一または相当部分を示す。
装置の製造方法を示す順次の工程断面図、第２図（ａＬ
（ｂｌは従来の半導体装置の製造方法を示す１値次の
工程断面図である。 （１１は半導体基板、（２）はゲート酸化膜、（３）は
ポリシリコンゲート電極、（４）は酸化膜（第１の絶縁
膜） 、＋５１は窒化膜（第２の絶縁膜） 、＋６１は
ソース・ドレイン拡散領域、（６ａ）は浅い接合部、（
６ｂ）は深い接合部である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (3)
- （１）ＭＯＳＦＥＴでなる半導体装置の製造方法におい
て、半導体基板上にゲート絶縁膜およびゲート電極を形
成する工程と、上記ゲート電極を含む上記半導体基板上
に薄い第１の絶縁膜を形成する工程と、上記第１の絶縁
膜上に厚い第２の絶縁膜を形成する工程と、上記第１お
よび第２の絶縁膜を異方性エッチングして上記ゲート電
極に側壁を形成する工程と、上記側壁を形成する第２の
絶縁膜部分を除去する工程と、上記第１の絶縁膜および
ゲート電極をマスクとしてイオン注入することによりイ
オン注入領域を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - （２）上記第１の絶縁膜として酸化膜を用いることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）上記第２の絶縁膜として窒化膜を用いることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25908385A JPS62118578A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25908385A JPS62118578A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118578A true JPS62118578A (ja) | 1987-05-29 |
Family
ID=17329078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25908385A Pending JPS62118578A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118578A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| JPH023935A (ja) * | 1988-01-19 | 1990-01-09 | Smc Standard Microsyst Corp | 自己整合形シリサイドと低濃度ドープドレンを備えるｍｏｓ装置の製法 |
| US5102816A (en) * | 1990-03-27 | 1992-04-07 | Sematech, Inc. | Staircase sidewall spacer for improved source/drain architecture |
| JPH04229650A (ja) * | 1990-05-11 | 1992-08-19 | Philips Gloeilampenfab:Nv | Ｃｍｏｓデバイスの製造方法 |
| EP0596468A3 (en) * | 1992-11-04 | 1994-06-29 | Matsushita Electric Ind Co Ltd | Mosfet of ldd type and a method for fabricating the same |
| US6180472B1 (en) | 1998-07-28 | 2001-01-30 | Matsushita Electrons Corporation | Method for fabricating semiconductor device |
-
1985
- 1985-11-18 JP JP25908385A patent/JPS62118578A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6180472B1 (en) | 1998-07-28 | 2001-01-30 | Matsushita Electrons Corporation | Method for fabricating semiconductor device |
| US6492665B1 (en) | 1998-07-28 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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