KR20010029029A - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제조방법에 관한 것으로, 종래에는 소자가 고집적화됨에 따라 소스/드레인이 게이트와 근접하게 되어 게이트전극에 전압이 인가되지 않는 상태에서도 누설전류가 흐르는 GIDL 특성이 불량해지고, 아울러 후속 열처리시 불순물이온의 확산으로 인해 트랜지스터의 유효 채널길이 감소를 방지하기 위하여 포켓영역을 형성하고 있으나, 채널의 마진확보에 한계가 있으며, 또한 게이트가 반도체기판의 상부에 형성되어 평탄화에 불리한 문제점이 있었다. 따라서, 본 발명은 반도체기판 상에 제1산화막과 질화막을 순차적으로 형성한 다음 사진식각을 통해 게이트가 형성될 영역의 질화막과 제1산화막을 식각하고, 노출된 반도체기판을 소정의 깊이로 식각하는 공정과; 상기 결과물 상에 제2산화막을 형성한 다음 에치-백을 실시하여 반도체기판의 식각된 측면에 제2산화막 측벽을 형성하는 공정과; 상기 질화막과 제2산화막 측벽을 마스크로 적용하여 반도체기판을 소정의 깊이로 식각한 다음 질화막을 제거하는 공정과; 상기 결과물 상에 게이트산화막을 형성한 다음 게이트전극을 증착하고, 에치-백하여 게이트를 형성하는 공정과; 상기 결과물의 반도체기판 내에 불순물이온을 주입하여 소스/드레인을 형성한 다음 노출된 게이트산화막 및 제2산화막 측벽을 식각하는 공정과; 상기 결과물의 반도체기판 내에 불순물이온을 주입하여 저농도영역을 형성한 다음 상부전면에 캡절연막을 형성하고, 에치-백을 실시하여 평탄화하는 공정으로 이루어지는 트랜지스터 제조방법을 통해 반도체기판 내에 매립된 게이트의 측면에 소스/드레인을 형성함에 따라 소스/드레인간 이격거리가 멀어지게 되어 GIDL 특성 및 펀치쓰루(punch through) 특성을 향상시킬 수 있고, 후속 열처리시 불순물이온의 확산으로 인해 유효채널길이가 감소하는 것을 효과적으로 방지하여 채널의 마진을 확보할 수 있으며, 이에 따라 포켓 이온주입을 선택적으로 실시할 수 있게 되어 공정 단순화 및 집적도 향상에 기여할 수 있고, 게이트가 매립됨에 따라 평탄화되어 후속 공정의 진행이 용이해지는 효과가 있다.
Description
본 발명은 트랜지스터 제조방법에 관한 것으로, 특히 게이트를 반도체기판 내에 매립하고, 소스/드레인을 게이트 측면의 반도체기판 내에 형성하여 특성을 향상시키기에 적당하도록 한 트랜지스터 제조방법에 관한 것이다.
종래의 트랜지스터 제조방법을 첨부한 도1a 내지 도1c의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 격리영역(2)이 형성된 반도체기판(1) 내에 문턱전압(Vt) 조절을 위한 이온주입(3)을 실시한 다음 반도체기판(1) 상에 순차적으로 게이트산화막(4), 게이트전극(5)과 캡절연막(6)을 형성한다. 이때, 캡절연막(6)은 고온저압산화막(HLD)과 질화막을 적층하여 형성한다.
그리고, 도1b에 도시한 바와같이 상기 결과물 상에 사진식각을 통해 캡절연막(6), 게이트전극(5) 및 게이트산화막(4)의 일부를 패터닝하여 게이트를 형성한 다음 게이트를 마스크로 적용하여 반도체기판(1) 내에 불순물이온을 주입함으로써, 저농도영역(7) 및 포켓(할로 : halo)영역(8)을 형성한다.
그리고, 도1c에 도시한 바와같이 상기 결과물의 상부전면에 절연막(9)을 증착하고, 선택적으로 식각하여 상기 게이트의 측면에 절연막(9) 측벽을 형성한 다음 게이트 및 절연막(9) 측벽을 마스크로 적용하여 반도체기판(1) 내에 불순물이온을 주입함으로써, 소스/드레인(10)을 형성한다.
그러나, 상기한 바와같은 종래의 트랜지스터 제조방법은 소자가 고집적화됨에 따라 소스/드레인이 게이트와 근접하게 되어 게이트전극에 전압이 인가되지 않는 상태에서도 누설전류가 흐르는 GIDL(gate induced drain leakage)특성이 불량해지고, 아울러 후속 열처리시 불순물이온의 확산으로 인해 트랜지스터의 유효 채널길이(effective length : Leff) 감소를 방지하기 위하여 포켓영역을 형성하고 있으나, 채널의 마진확보에 한계가 있으며, 또한 게이트가 반도체기판의 상부에 형성되어 평탄화에 불리한 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 게이트를 반도체기판 내에 매립하고, 소스/드레인을 게이트 측면의 반도체기판 내에 형성하여 특성을 향상시킬 수 있는 트랜지스터 제조방법을 제공하는데 있다.
도1a 내지 도1c는 종래의 트랜지스터 제조방법을 보인 수순단면도.
도2a 내지 도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:반도체기판 12:격리영역
13,15:산화막 14:질화막
16:게이트산화막 17:문턱전압조절용 불순물이온주입
18:폴리실리콘 19:소스/드레인
20:저농도영역 21:포켓영역
22:캡절연막
상기한 바와같은 본 발명의 목적을 달성하기 위한 트랜지스터 제조방법은 반도체기판 상에 제1산화막과 질화막을 순차적으로 형성한 다음 사진식각을 통해 게이트가 형성될 영역의 질화막과 제1산화막을 식각하고, 노출된 반도체기판을 소정의 깊이로 식각하는 공정과; 상기 결과물 상에 제2산화막을 형성한 다음 에치-백을 실시하여 반도체기판의 식각된 측면에 제2산화막 측벽을 형성하는 공정과; 상기 질화막과 제2산화막 측벽을 마스크로 적용하여 반도체기판을 소정의 깊이로 식각한 다음 질화막을 제거하는 공정과; 상기 결과물 상에 게이트산화막을 형성한 다음 게이트전극을 증착하고, 에치-백하여 게이트를 형성하는 공정과; 상기 결과물의 반도체기판 내에 불순물이온을 주입하여 소스/드레인을 형성한 다음 노출된 게이트산화막 및 제2산화막 측벽을 식각하는 공정과; 상기 결과물의 반도체기판 내에 불순물이온을 주입하여 저농도영역을 형성한 다음 상부전면에 캡절연막을 형성하고, 에치-백을 실시하여 평탄화하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 트랜지스터 제조방법을 첨부한 도2a 내지 도g의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 격리영역(12)이 형성된 반도체기판(11)의 상부전면에 산화막(13)과 질화막(14)을 형성한 다음 사진식각을 통해 게이트가 형성될 영역의 질화막(14)과 산화막(13)을 식각하고, 질화막(14)과 산화막(13)을 마스크로 적용하여 노출된 반도체기판(11)을 소정의 깊이로 식각한다.
그리고, 도2b에 도시한 바와같이 상기 결과물의 상부전면에 산화막(15)을 형성하고, 상기 질화막(14)이 노출될때까지 에치-백을 실시하여 상기 반도체기판(11)의 식각된 측면에 산화막(15) 측벽을 형성한 다음 질화막(14) 및 산화막(15) 측벽을 마스크로 적용하여 노출된 반도체기판(11)을 소정의 깊이로 식각한다.
그리고, 도2c에 도시한 바와같이 상기 질화막(14)을 제거하고, 상부전면에 게이트산화막(16)을 형성한 다음 식각된 반도체기판(11) 내에 문턱전압을 조절하기 위한 불순물이온(17)을 주입한다.
그리고, 도2d에 도시한 바와같이 상기 결과물의 상부전면에 게이트전극으로 폴리실리콘(18)을 증착한 다음 에치-백을 실시하여 게이트를 형성한다. 이때, 폴리실리콘(18)은 플러그(plug) 형성 방식처럼 두껍게 형성한 다음 에치-백한다.
그리고, 도2e에 도시한 바와같이 상기 게이트, 격리영역(12) 및 산화막(15) 측벽을 마스크로 적용하여 게이트산화막(16)을 통한 반도체기판(11) 내에 고농도 불순물이온을 주입함으로써, 소스/드레인(19)을 형성한다.
그리고, 도2f에 도시한 바와같이 상기 노출된 게이트산화막(16) 및 산화막(15) 측벽을 순차적으로 시각한 다음 게이트 및 격리영역(12)을 마스크로 적용하여 반도체기판(11) 내에 저농도 불순물이온을 주입함으로써, 저농도영역(20)을 형성한다. 이때, 게이트산화막(16)과 산화막(15) 측벽의 식각으로 인한 게이트산화막(16) 측면의 손실 및 손상을 완화시키기 위하여 라이트(light) 산화를 실시한 다음 저농도영역(20)을 형성하는 것도 고려될 수 있으며, 도면상의 포켓영역(21)을 형성하기 위한 불순물 이온주입도 선택 활용 가능하다.
그리고, 도2g에 도시한 바와같이 상기 결과물의 상부전면에 캡절연막(22)을 형성한 다음 에치-백 등을 통해 평탄화한다.
상기한 바와같은 본 발명에 의한 트랜지스터 제조방법은 반도체기판 내에 매립된 게이트의 측면에 소스/드레인을 형성함에 따라 소스/드레인간 이격거리가 멀어지게 되어 GIDL 특성 및 펀치쓰루(punch through) 특성을 향상시킬 수 있고, 후속 열처리시 불순물이온의 확산으로 인해 유효채널길이가 감소하는 것을 효과적으로 방지하여 채널의 마진을 확보할 수 있으며, 이에 따라 포켓 이온주입을 선택적으로 실시할 수 있게 되어 공정 단순화 및 집적도 향상에 기여할 수 있고, 게이트가 매립됨에 따라 평탄화되어 후속 공정의 진행이 용이해지는 효과가 있다.
Claims (2)
- 반도체기판 상에 제1산화막과 질화막을 순차적으로 형성한 다음 사진식각을 통해 게이트가 형성될 영역의 질화막과 제1산화막을 식각하고, 노출된 반도체기판을 소정의 깊이로 식각하는 공정과; 상기 결과물 상에 제2산화막을 형성한 다음 에치-백을 실시하여 반도체기판의 식각된 측면에 제2산화막 측벽을 형성하는 공정과; 상기 질화막과 제2산화막 측벽을 마스크로 적용하여 반도체기판을 소정의 깊이로 식각한 다음 질화막을 제거하는 공정과; 상기 결과물 상에 게이트산화막을 형성한 다음 게이트전극을 증착하고, 에치-백하여 게이트를 형성하는 공정과; 상기 결과물의 반도체기판 내에 불순물이온을 주입하여 소스/드레인을 형성한 다음 노출된 게이트산화막 및 제2산화막 측벽을 식각하는 공정과; 상기 결과물의 반도체기판 내에 불순물이온을 주입하여 저농도영역을 형성한 다음 상부전면에 캡절연막을 형성하고, 에치-백을 실시하여 평탄화하는 공정을 구비하여 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 게이트산화막과 산화막 측벽을 식각한 다음 라이트(light) 산화를 실시하고, 저농도영역을 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
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