KR940002406B1 - 트랜치 베리드 ldd mosfet의 구조 및 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 125000001475 halogen functional group Chemical group 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- -1 halo ion Chemical class 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Manufacturing & Machinery (AREA)
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Abstract
내용 없음.
Description
제1a 내지 d도는 종래의 MOSFET 제조공정도.
제2a 내지 g도는 본 발명에 따른 트랜치 베리드 LDD MOSFET 제조공정도.
제3도는 본 발명에 따른 트랜치 베리드 LDD MOSFET 구조도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12-1∼12-3 : 산화막
13-1∼13-3 : 질화막 14 : 게이트옥사이드
15 : 할로이온주입영역 16 : 게이트
17 : LDD 18 : 사이드웰
19 : 소오스/드레인 20 : 절연막
21 : 메탈
본 발명은 트랜치 베리드(Trench Burride : TB) 엘디디(LDD) 모스에프 이 티에 관한 것으로 특히, 핫 케리어(Hot Carrier) 효과억제와 팬치스루(punch through)억제와 게이트에 의한 드레인 누설전류(GIDL) 특성을 개선하도록 하는 트랜치 베리드 LDD MOSFET의 구조 및 제조방법에 관한 것이다.
일반적인 Double LDD Concave MOSFET의 제조공정은 제1a 내지 d도에 도시된 공정도와 같이 기판(1)위에 베이스옥사이드(3)를 성장시키고, 기판(1) 상부에 이온주입을 하여 LDD을 위한 n-영역(2)을 형성하며, 이를 제1b도와 같이 게이트마스크를 이용하여 게이트가 형성될 부분을 기판(1)의 소정깊이까지 에지(etch)하고 산화막을 다시 성장시켜 게이트옥사이드(3')를 형성한후 이온(B+) 주입을 실시하여 게이트 영역 하부에 문턱전압조절 및 펀치수루스탑 이온주입영역(4)을 형성한다.
이후 폴리실리콘을 증착시켜 제c도와 같이 마스크를 이용해 게이트(6)를 형성하고, 이를 마스크로 이온(AS+)주입을 하여 소오스/스레인(5)을 위한 n+영역을 형성하며, 이대 n+의 소오스/드레인(5)과 게이트(6)사이에 n-영역의 LDD(2´)가 존재하게 된다.
제1c도와 같이 게이트(6) 및 소으스/드레인(5)을 형성한후 제1d도와 같이 게이트(6)를 절연체(PSG)(7)를 이용하여 절연시키고 소오스/드레인(5) 상부에 콘텍을 파고 메탈(8)을 증착하여 Double LDD Concave MOSFET를 제조하게 된다.
그러나, 이와같은 종래의 Double LDD Concave MOSFET는 채널형성부분에 P이온주입하여 n- LDD영역을 채널이 형성되는 부분에 형성시키므로 채널이 형성되었을때 모빌리티(Mobility)의 저하를 초래할 수 있고, n- LDD영역이 게이트와 접해 있으므로 핫 캐리어 발생에 의한 소자 노쇠화가 잘된다.
또한, 디바이스 제조기술의 진보에 따라 소자가 소형화되면서 게이트옥사이드도 얇아지게되고, 게이트에 가하는 전원도 5V 이하로 감쇠시키는 문제가 대두되고 있는데, 이에따라 게이트와 드레인사이의 공핍층이 크게형성되면서 게이트에 의해 트레인측에서 드레인 누설전류(GIDL)가 발생되므로 그 드레인 누설전류를 한계치 미만으로 유지시키기 위해서 공급전압 및 옥사이드의 두께를 제약하는 문제점이 있다.
본 발명은 이와같은 문제점을 감안하여 할로이온주입후 포켓내에 LDD를 형성시켜 Vtn조절 및 펀치스루 방지 목적을 달성시키고, 게이트와 소오스/드레인 이 겹치는 부분에 게이트옥사이드 및 질화막으로 옥사이드를 형성시켜 기들(GIDL)방지를 하며, 채널형성부분의 이온주입을 제거함으로써, 모빌리티 특성을 향상시키도록한 트랜치 베리드 LDD MOSFET의 구조 및 제조방법을 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다. 로커스(LOCOS) 형성후 기판(11)위에 산화막(HTO)(12-1)과 질화막(Nitrid)(13-1)을 순차 중착시켜 게이트형성을 위한 마스크를 이용하여 상기 질화막(13-1) 및 산화막(12-1)을 에치시키고, Vtn조절과 펀치스루방지를 할로(Halo) 이온주입을 한후 산화막(12-1)위의 잔여질화막(13-1)을 제거하며, 제2b도와 같이 베이스옥사이드(12-2)를 성장시켜 그위에 다시 질화막(13-2) 및 산화막(HTO)(12-3)을 증착하고, 이를 제2c도와 같이 기판(11)가지 에치시켜 산화막(12-3)이 사이드웰 형상으로 남게 하며 다시 베이스옥사이드(12-2)를 에치시킨다.
이후 제2d도와 같이 실리콘 기판(11)을 트랜치 구조의 게이트 형성을 위해 에치시키고,상기 산화막(12-3)에 의한 사이드 웰을 제거한후 게이트옥사이드(14)를 성장시켜 그 위에 게이트폴리(16)를 증착한다.
그리고, 제2e도와 같이 게이트폴리(16)를 에치백하여 패터닝하고 산화막(12-1)을 에치시키며, 제2f도와 같이 게이트(16)위에 캡질화막(13-3)을 형성시킨후 LDD 영역(17)을 위한 n-이온주입하고, 제2g도와 같이 사이드웰(18)을 형성시킨후 소오스/드레인(19)을 위한 n+이온주입을 하여 이후 메탈공정으로 트랜치 베리드 LDD MOSFET를 제조한다.
따라서, 본 발명은 제3도 본 발명에 따른, 트랜치 베리드 LDD MOSFET 구조도에 도시한 바와같이, 증착시킴 트랜치구조의 기판(11)을 에치시켜 게이트옥사이드(14)를 형성후 게이트(16)가 형성되며, 소오스/드레인(19)의 n+영역과 접하고 있는 n-의 LDD(17)가 편치스루방지를 위한 할로영역(15)으로 포켓팅되고, 그 할로영역(15)이 게이트옥사이드(14)를 접하게 되며, 상기 n-LDD(17) 및 할로영역(15)상부터 게이트(16)사이에 게이트옥사이드(12-2) 및 질화막(13-2)이 형성되어 있고, 그 질화막(13-2)은 게이트(16)와 사이트웰(18) 사이에도 형성되어 있다.
여기서 미설명부호 20은 절연막이고, 21은 전극메탈이다.
이상에서 설명한 바와 같이, 채널형성시 종래에는 Vtn 이온주입층이 채널영역에 존재하게되어 모빌리티를 감소시켰으나, 본 발명은 채널영역의 이온주입이 없으므로 모빌리티 특성이 좋아지며, Vtn 이온주입층인 할로영역 n-LDD를 포켓팅하도록 형성시켜 소오스/드레인 영역의 도오즈(DOSE)가 트랜치 에치한 부분까지 확산되는 것을 막고, 베리드 LDD 구조가 되어 핫캐리어 발생을 억제할 수 있으며 트랜치구조이므로, 쇼트채널 효과를 감소시키고, 특히, 트레인과 게이트사이에 n-LDD 및 할로영역이 존재하여 핫캐리어 및 펀치스루등을 방지하게 됨과 아울러 이 부분의 게이트옥사이드웰 질화막이 형성되어 게이트에 걸리는 전기장을 약하게 하므로 기들(Gate Induced Drain Leakage ; GIDL)을 방지할 수 있는 효과가 있다.
Claims (2)
- 트랜치구조의 게이트를 갖는 LDD MOSFET에 있어서, 소오스/드레인 영역(19)에 n-LDD(17)영역이 접하고, 그 n-LDD(17)영역이 Vtn 이온주입층인 할로영역915)에 의해 포켓팅되어 그 할로영역(15)이 트랜치 게이트(16)의 게이트옥사이드(14)와 접하며, 상기 n-LDD(17) 및 할로영역(15)상부에 게이트옥사이드인 산화막(12-2) 및 질화막(13-2)이 형성되어 게이트(16)와 접하고, 그 게이트(16)의 양측에 상기 질화막(13-2) 및 사이드웰(18)이 형성된 구조로 된것을 특징으로 트랜치 베리드 LDD MOSFET의 구조.
- 로커스 공정후 기판(11)위에 산화막(12-1) 및 질화막(13-1)을 순차 증착하고, 그 질화막(13-1) 및 산화막(12-1)을 마스크를 이용하여 에치시켜 할로이온주입을 한후 상기 산화막(12-1)위의 잔여 질화막(13-1)을 제거하며, 아후 베이스옥사이드(12-2)를 성장시키고 그위에 질화막(13-2) 및 산화막(12-3)을 순차증착하여 마스크를 이용해 상기 산화막(12-3) 및 질화막(13-2)을 에치백하고, 베이스옥사이드(12-2)를 에치한후 드러난 기판(11)을 트랜치게이트를 위한 에치를 하며, 상기 산화막(12-3) 및 질화막(13-2)에치시 형성된 사이드웰 산화막(12-3)을 에치한후 게이트옥사이드(14)를 성장시키고, 그 위에 폴리게이트(4)를 증착시켜 에치백에 의한 패터닝한후, 상기 질화막(13-2) 외측의 상기 산화막(12-1)을 에치시키고, 상기 게이트(4)위에 캡 질화막(13-3)을 형성시킨후 n-이온주입하여 할로이온주입영역(15)을 정의하면, 사이드웰(18)을 형성시킨후 n+이온주입하여 소오스/드레인(19)영역을 형성함과 아울러 LDD(17) 영역을 정의하고, 이후 절연막(20) 및 메탈(21)공정으로 제조하는 것을 특징으로 하는 트랜치 베리드 LDD MOSFET의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011039A KR940002406B1 (ko) | 1991-06-29 | 1991-06-29 | 트랜치 베리드 ldd mosfet의 구조 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011039A KR940002406B1 (ko) | 1991-06-29 | 1991-06-29 | 트랜치 베리드 ldd mosfet의 구조 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930001480A KR930001480A (ko) | 1993-01-16 |
| KR940002406B1 true KR940002406B1 (ko) | 1994-03-24 |
Family
ID=19316573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910011039A KR940002406B1 (ko) | 1991-06-29 | 1991-06-29 | 트랜치 베리드 ldd mosfet의 구조 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002406B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980033527A (ko) | 1998-04-22 | 1998-07-25 | 이명섭 | 음식폐기물의 저온 자연발효건조방법과 그 장치 |
-
1991
- 1991-06-29 KR KR1019910011039A patent/KR940002406B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930001480A (ko) | 1993-01-16 |
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