KR930001480A - 트랜치 베리드 ldd mosfet의 구조 및 제조 방법 - Google Patents
트랜치 베리드 ldd mosfet의 구조 및 제조 방법 Download PDFInfo
- Publication number
- KR930001480A KR930001480A KR1019910011039A KR910011039A KR930001480A KR 930001480 A KR930001480 A KR 930001480A KR 1019910011039 A KR1019910011039 A KR 1019910011039A KR 910011039 A KR910011039 A KR 910011039A KR 930001480 A KR930001480 A KR 930001480A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- nitride film
- oxide
- oxide film
- ldd
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 150000004767 nitrides Chemical class 0.000 claims 10
- 238000005530 etching Methods 0.000 claims 4
- 125000001475 halogen functional group Chemical group 0.000 claims 4
- 238000005468 ion implantation Methods 0.000 claims 3
- 238000000034 method Methods 0.000 claims 2
- 239000000758 substrate Substances 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 150000004820 halides Chemical class 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (가) 내지 (사)는 본 발명에 따른 트랜치 베리드 LDD MOSFET 제조공정도.
제3도는 본 발명에 따른 트랜치 베리드 LDD MOSFET 구조도.
Claims (2)
- 트랜치구조의 게이트를 갖는 LDD MOSFET에 있어서, 소오스/드레인 영역(19)에 n-LDD(17)영역이 접하고, 그 n-LDD(17)영역이 Vtn이온주입층인 할로영역(15)에 의해 포켓팅되어 그 할로영역(15)이 트랜치 게이트(16)의 게이트옥사이드(14)와 접하며, 상기 n-LDD(17) 및 할로영역(15)상부에 게이트옥사이드인 산화막(12-2) 및 질화막(13-2)이 형성되어 게이트(16)와 접하고, 그 게이트(16)의 양측에 상기 질화막(13-2) 및 사이드웰(18)이 형성된 구조로 된 것을 특징으로 하는 트랜치 베리드 LDD MOSFET의 구조.
- 로커스공정후 기판(11)위에 산화막(12-1) 및 질화막(13-1)을 순차증착하고, 그 질화막(13-1) 및 산화막(12-1)을 마스크를 이용하여 에치시켜 할로이온주입을 한 후 상기 산화막(12-1)위의 잔여 질화막(13-1)을 제거하며, 이후 베이스옥사이드(12-2)를 성장시키고 그 위에 질화막(13-2) 및 산화막(12-3)을 순차증착하여 마스크를 이용해 상기 산화막(12-3) 및 질화막(13-2)을 에치백하고, 베이스옥사이드(12-2)를 에치한 후 드러난 기판(11)을 트랜치게이트를 위한 에치를 하며, 상기 산화막(12-3) 및 질화막(13-2)에치시 형성된 사이드웰 산화막(12-3)을 에치한 후 게이트옥사이드(14)를 성장시키고, 그 위에 폴리게이트(4)를 증착시켜 에치백에 의한 패터닝한 후, 상기 질화막(13-2) 외측의 상기 산화막(12-1)을 에치시키고, 상기 게이트(4)위에 캡 질화막(13-3)을 형성시킨 후 n-이온주입하여 할로이온주입영역(15)을 정의하면, 사이드웰(18)을 형성시킨 후 n+이온주입하여 소오스/드레인(19)영역을 형성함과 아울러 LDD(17)영역을 정의하고, 이후 절연막(20) 및 메탈(21)공정으로 제조하는 것을 특징으로 하는 트랜치 베리드 LDD MOSFET의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910011039A KR940002406B1 (ko) | 1991-06-29 | 1991-06-29 | 트랜치 베리드 ldd mosfet의 구조 및 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910011039A KR940002406B1 (ko) | 1991-06-29 | 1991-06-29 | 트랜치 베리드 ldd mosfet의 구조 및 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR930001480A true KR930001480A (ko) | 1993-01-16 |
KR940002406B1 KR940002406B1 (ko) | 1994-03-24 |
Family
ID=19316573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910011039A KR940002406B1 (ko) | 1991-06-29 | 1991-06-29 | 트랜치 베리드 ldd mosfet의 구조 및 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR940002406B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6267497B1 (en) | 1998-04-22 | 2001-07-31 | Myng-Sup Rhee | Device for producing feed stuff or organic fertilizer from edible waste material through low temperature, natural fermentation and drying process |
-
1991
- 1991-06-29 KR KR1019910011039A patent/KR940002406B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6267497B1 (en) | 1998-04-22 | 2001-07-31 | Myng-Sup Rhee | Device for producing feed stuff or organic fertilizer from edible waste material through low temperature, natural fermentation and drying process |
Also Published As
Publication number | Publication date |
---|---|
KR940002406B1 (ko) | 1994-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960014718B1 (en) | Method of manufacturing transistor | |
KR930001477A (ko) | 모스패트의 제조 방법 | |
EP0827205A3 (en) | Method for manufacturing a semiconductor device | |
CA2002885A1 (en) | Method of fabricating a submicron silicon gate mosfet which has a self-aligned threshold implant | |
KR930001480A (ko) | 트랜치 베리드 ldd mosfet의 구조 및 제조 방법 | |
KR970011616B1 (en) | Fabrication of mosfet | |
KR960026973A (ko) | 박막트랜지스터 제조방법 | |
KR940016888A (ko) | 트랜지스터 형성 방법 | |
KR930001478A (ko) | 모스패트의 구조 및 제조 방법 | |
KR100361529B1 (en) | Method for manufacturing mos transistor with lightly doped drain structure | |
KR920015605A (ko) | 고전압용 씨모스 트랜지스터의 구조 및 제조방법 | |
KR970011378B1 (en) | Mosfet manufacturing method | |
KR910019204A (ko) | 슬롭형 게이트를 이용한 ldd제조방법 | |
KR19990049782A (ko) | 게이트 폴리의 스페이서가 살리사이드화 된 모스펫 소자 및 그제조방법 | |
KR19990032387A (ko) | 반도체 소자 및 그 제조방법 | |
KR970004483B1 (en) | Method for manufacture of mos transistor | |
KR910001902A (ko) | Mos 트랜지스터에서 게이트 전극막의 경량 도우프 드레인 소오스 형성 방법 | |
KR960026558A (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR920015564A (ko) | 반도체 메모리소자의 제조방법 | |
KR960026972A (ko) | 저도핑 드레인(ldd) 구조의 박막 트랜지스터 및 그 제조 방법 | |
KR920013700A (ko) | 소이 구조의 트랜지스터 제조방법 | |
KR930005243A (ko) | 얕은 접합을 이용한 트랜지스터의 구조 및 제조방법 | |
KR980005893A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
KR970018705A (ko) | 반도체장치의 제조방법 | |
KR980006543A (ko) | 반도체소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 16 |
|
LAPS | Lapse due to unpaid annual fee |