KR920015564A - 반도체 메모리소자의 제조방법 - Google Patents

반도체 메모리소자의 제조방법 Download PDF

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KR920015564A
KR920015564A KR1019910000112A KR910000112A KR920015564A KR 920015564 A KR920015564 A KR 920015564A KR 1019910000112 A KR1019910000112 A KR 1019910000112A KR 910000112 A KR910000112 A KR 910000112A KR 920015564 A KR920015564 A KR 920015564A
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윤규한
김태훈
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문정환
금성일렉트론 주식회사
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385Making a connection between the transistor and the capacitor, e.g. buried strap

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Abstract

내용 없음

Description

반도체 메모리소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 (a)~(d)는 본 발명에 따른 제조공정을 설명하기 위한 배치도, 제4도 (a)는 제3도 (b)의 D-D선 단면도이며, 제4도 (b)는 제3도의 (c)의 E-E선 단면도이며 제4도는 (c)는 제3도 (d)의 F-F선 단면도이며 제4도 (d)는 최종단면도이다.

Claims (1)

  1. 반도체 기판의 소정의 부분에 트랜치를 형성하고 채널스톱을 위한 이온주입후 제1산화막, 비트라인용 실리사이드로 상기 트랜치를 메운 다음 상기 반도체 기판이 드러나도록 에치백하는 공정과, 전면에 제2산화막을 도포한 후 액티브 영역상의 상기 제2산화막을 제거하는 공정과, 그 위에 게이트, 소오스 및 드레인 영역을 통상의 공정으로 형성하고 상기 비트라인용 살리사이드와 상기 드레인영역에 콘택을 낸 후 전도체막으로 연결하는공정과, 그 위에 커패시터를 형성하는 공정으로 이루어진 반도체 메모리소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019910000112A 1991-01-07 1991-01-07 반도체 메모리소자의 제조방법 KR930008071B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333360B1 (ko) * 1999-07-29 2002-04-18 박종섭 반도체장치의 제조방법

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