KR20080088097A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, NMOS 형성 영역을 정의하며, 액티브 영역을 한정하는 소자분리막이 구비된 반도체기판의 액티브 영역을 식각하여 게이트 형성 영역을 한정하는 홈을 형성하는 단계와, 상기 홈의 양측의 기판 표면 내에 불순물 영역을 형성하는 단계와, 상기 홈을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 홈이 매립되도록 게이트 절연막 상에 P형 폴리실리콘막을 증착하는 단계와, 상기 P형 폴리실리콘막 내에 N형 불순물로 카운터 도핑하는 단계 및 상기 카운터 도핑된 P형 폴리실리콘막 상에 게이트 금속막과 게이트 하드마스크막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 기술에 따른 모스펫 소자에서의 문제점을 보여주는 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
210: 반도체기판 220: 소자분리막
230: 게이트 절연막 240: P형 폴리실리콘막
250: 게이트 금속막 260: 게이트 하드마스크막
H: 홈 RG: 리세스 게이트
본 발명은 모스펫(MOSFET) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트 일함수(gate work function) 제어에 의한 전류 개선 및 GIDL 현상을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 진행됨에 따라 소자의 면적이 점점 작아지게 되고, 그에 대응하여 점점 더 많은 전류 구동력을 필요로 하게 되었다.
그러나, 소자의 집적도에 따른 전기장(electrical filed) 증가에 의해 더 높은 도핑(doping) 농도를 필요로 하게 되어, 이에, 불순물 분산(impurity scattering) 현상은 점차 증가하게 되면서 소자의 이동도(mobility)를 감소시켜 높은 구동력을 얻을 수 없게 되었다.
한편, 이러한 현상을 극복하기 위하여 정점(strain) 특성을 이용하여 전류 구동력을 높이는 연구가 활발히 진행되고 있고, 다른 방법으로는, 게이트 길이를 극미세화하여 집합 운송(ballastic transport) 현상을 이용하는 방법도 연구되고 있다.
그러나, 이러한 방법은 비용(cost) 면에서 불리한 점을 가지고 있거나 현실적인 면에서 사용이 불가능한 실정이다.
이에, 가장 사용하기 쉬우며 비용 면에서 유리한 방법으로 엔모스펫(NMOSFET) 소자인 경우 N형-폴리실리콘막 대신 P형-폴리실리콘막을 사용하여 전류를 확보하는 방법이 진행되고 있다.
일반적으로, 모스펫(MOSFET) 소자의 특성은 게이트(gate)단에 걸어준 전압과 게이트 산화막(gate oxide)에 걸리는 전압, 채널(channel)에 걸리는 전압 및 게이트단과 채널단의 일함수(work function)차의 상관관계에 의해 그 특성이 결정되어지는데, 상기에 전술한 바와 같이, NMOSFET 소자인 경우 N형-폴리실리콘막 대신에 P형-폴리실리콘막을 사용하게 되면, 게이트단의 일함수가 증가하게 되어 채널 내의 표면 전위 (surface potential)변화를 가져오게 되면서, 낮은 채널 도우즈(dose)로도 문턱전압(Vt)의 확보가 가능하게 된다.
이에 따라, 채널의 이동도 개선 효과를 얻을 수 있고, 아울러 전류 구동력을 증가시킬 수 있다.
한편, 도 1에 도시된 바와 같이, 게이트의 유효채널길이(effective channel length)를 증가시키기 위해 방안된 3차원 리세스 게이트(recess gate) 구조를 갖는 트랜지스터의 경우 표시된 부위에 구조적인 취약 특성과 후속의 랜딩플러그콘택(Landing Plug Contact) 지역으로부터의 높은 농도 확산에 의해 전기장이 가장 크게 증가되는 지역이 존재하는데, 이 지점으로부터 GIDL(Gate Induced Drain Leakage) 현상이 발생하게 된다.
도 1에서 미설명된 도면 부호 110은 반도체기판을, 120은 소자분리막을, 170은 LDD(Ligthly Doped Drain) 영역을, 180은 게이트 스페이서를 각각 나타낸다.
이러한, 상기의 3차원 리세스 게이트에서 채널의 이동도 개선 및 전류 구동력을 증가시키기 위해서 게이트의 일함수에 변화를 가져오게 되면, GIDL 현상이 발생된 지역의 전기장도 함께 증가하게 되면서 접합영역의 누설 전류보다 더 큰 누설전류를 발생시키게 된다.
본 발명은 문턱전압을 결정하는 지역은 일함수를 높게 유지하여 채널의 이동도 개선 및 전류 구동력을 증가시킴과 아울러 GIDL이 발생되는 지역에서는 일함수를 낮추어 GIDL 현상을 개선시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, NMOS 형성 영역을 정의하며, 액티브 영역을 한정하는 소자분리막이 구비된 반도체기판의 액티브 영역을 식각하여 게이트 형성 영역을 한정하는 홈을 형성하는 단계; 상기 홈의 양측의 기판 표면 내에 불순물 영역을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 홈을 매립하도록 게이트 절연막 상에 P형 폴리실리콘막을 증착하는 단계; 상기 P형 폴리실리콘막 내에 N형 불순물로 카운터 도핑하는 단계; 및 상기 카운터 도핑된 P형 폴리실리콘막 상에 게이트 금속막과 게이트 하드마스크막을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 불순물 영역은 LDD 영역을 포함한다.
상기 P형 폴리실리콘막은 1E18∼5E20/㎤ 이상의 도핑 농도를 갖는 것을 포함한다.
상기 N형 불순물은 P 또는 As인 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 반도체기판의 엔모스(NMOS) 영역 상에 게이트 전극 물질로 N형 폴리실리콘막 대신에 P형 폴리실리콘막을 증착한 후, 상기 P형 폴리실리콘막 내에 N형 불순물로 카운터 도핑하여 GIDL 현상이 발생되는 P형 폴리실리콘막 부분의 도핑 농도를 낮추는 것을 특징으로 한 다.
이와 같이, 상기 NMOS 영역에서 N형 불순물이 카운터 도핑된 P형 폴리실리콘막을 게이트 전극 물질로 사용함으로써, 상기 N형 불순물이 카운터 도핑되지 않은 P형 폴리실리콘막 부분에서는 일함수를 높게 유지할 수 있어 채널의 이동도의 개선 및 전류 구동력을 증가시킬 수 있으며, 동시에 N형 불순물이 카운터 도핑된 부분에서는 일함수가 낮춰지게 되어 GIDL 현상을 개선시킬 수 있게 된다.
자세하게는, 도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 모스펫 소자의 제조방법에 대해 설명하기로 한다.
한편, 본 발명의 바람직한 실시예에서는 모스펫 소자에서 NMOS 영역에 대해 도시하고 설명하기로 한다.
도 2a를 참조하면, NMOS 형성 영역이 정의된 반도체기판(210) 내에 액티브 영역을 한정하는 소자분리막(isolation, 220)을 공지된 공정에 따라 형성한다.
그런다음, 상기 소자분리막(220)을 포함한 반도체기판(210) 상에 게이트 형성 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각마스크로 사용하여 상기 반도체기판의 액티브 영역을 식각하여 홈(H)을 형성한다.
도 2b를 참조하면, 상기 홈(H)이 형성된 반도체기판(210)에 대해 불순물을 이온주입하여 상기 홈(H)의 양측의 기판 표면 내에 선택적으로 불순물 영역(300)을 형성한다.
이때, 상기 불순물 영역(300)은 LDD(Lightly Doped Drain) 영역을 포함한다.
도 2c를 참조하면, 상기 홈(H)을 포함한 기판 전면 상에 산화막 계열의 막으 로 게이트 절연막(230)을 형성한다.
그런다음, 상기 게이트 절연막(230)이 형성된 홈(H)을 매립하도록 게이트 절연막(230) 상에 P형 폴리실리콘막(240)을 증착한다.
이때, 상기 P형 폴리실리콘막(240) 증착시 1E18∼5E20/㎤ 이상의 도핑 농도를 갖도록 수행한다.
이처럼, NMOS 형성 영역에 게이트 전극 물질로 P형 폴리실리콘막(240)을 사용하게 되면, 게이트단의 일함수가 변환하게 되면서 채널 내의 표면 전위가 변화되어 낮은 채널 도우즈로도 문턱전압의 확보를 가능하게 할 수 있다.
따라서, 상기 P형 폴리실리콘막(240)으로 인해 채널의 이동도를 개선시킬 수 있으며, 전류 구동력을 증가시킬 수 있다.
도 2d를 참조하면, 상기 P형 폴리실리콘막(240) 내에 N형 불순물로 카운터 도핑(counter doping)한다.
이때, P(Phosporous) 또는 As(Arsnic) 불순물을 사용하여 카운터 도핑하도록 하며, 상기 카운터 도핑시 홈 내에 형성된 P형 폴리실리콘막의 일부분까지 Rp 점을 조절하여 상기 불순물 영역(300)에 다른 부작용이 없도록 수행한다.
바람직하게는, 상기 카운터 도핑은 P형 폴리실리콘막(240)이 그 상태를 유지할 수 있는 상태에서 GIDL 현상이 발생되는 전압을 좌우할 수 있는 조건으로 수행한다.
이처럼, 상기 P형 폴리실리콘막(240) 내에 N형 불순물로 카운터 도핑을 수행하여 리세스 게이트 구조 특징상 GIDL 현상이 발생되는 P형 폴리실리콘막 부분의 도핑 농도를 낮추도록 하면 상기 N형 불순물이 카운터 도핑된 부분에서는 GIDL 현상이 발생되는 곳의 전압을 좌우하게 되면서 약 0.3V 가량의 GIDL의 브레이크 다운-전압(Breakdown-Voltage)을 개선시킬 수 있게 된다.
도 2e를 참조하면, N형 불순물이 카운트 도핑된 부분을 포함한 P형 폴리실리콘막(240) 상에 게이트 금속막(250)과 질화막 계의 게이트 하드마스크막(260)을 형성한다.
그런다음, 상기 게이트 하드마스크막(260)과 게이트 금속막(250) 및 N형 불순물이 도핑된 P형 폴리실리콘막(240), 그리고, 상기 게이트 절연막(230)을 식각하여 상기 홈 상에 리세스 게이트(RG)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 엔모스펫(NMOSFET) 소자를 제조한다.
전술한 바와 같이, 본 발명은 P형 폴리실리콘막의 증착 공정과 P형 폴리실리콘막 내에 카운터 도핑 공정을 수행하여 N형 불순물이 이온주입된 P형 폴리실리콘막을 NMOS 영역에 형성하는 리세스 게이트의 전극 물질로 사용함으로써, 문턱전압을 결정하는 지역은 일함수를 높게 유지하여 채널의 이동도 개선 및 전류 구동력을 증가시킴과 아울러 GIDL이 발생되는 지역에서는 도핑 농도를 낮게 가져감에 따라 GIDL 현상을 개선시킬 수 있게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, NMOS 영역에서 P형 폴리실리콘막을 적용하는 경우에, P형 폴리실리콘막 내에 N형 불순물로 카운터 도핑을 수행하여 상기 N형 불순물이 카운터 도핑되지 않은 P형 폴리실리콘막 부분에서는 일함수를 높게 유지할 수 있어 채널의 이동도의 개선 및 전류 구동력을 증가시킬 수 있으며, 동시에 N형 불순물이 카운터 도핑된 부분에서는 일함수가 낮춰지게 되어 GIDL 현상을 개선시킬 수 있게 된다.
Claims (4)
- NMOS 형성 영역을 정의하며, 액티브 영역을 한정하는 소자분리막이 구비된 반도체기판의 액티브 영역을 식각하여 게이트 형성 영역을 한정하는 홈을 형성하는 단계;상기 홈의 양측의 기판 표면 내에 불순물 영역을 형성하는 단계;상기 홈을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 홈을 매립하도록 게이트 절연막 상에 P형 폴리실리콘막을 증착하는 단계;상기 P형 폴리실리콘막 내에 N형 불순물로 카운터 도핑하는 단계; 및상기 카운터 도핑된 P형 폴리실리콘막 상에 게이트 금속막과 게이트 하드마스크막을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물 영역은 LDD 영역을 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 1 항에 있어서,상기 P형 폴리실리콘막은 1E18∼5E20/㎤의 도핑 농도를 갖는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 1 항에 있어서,상기 N형 불순물은 P 또는 As인 것을 특징으로 하는 모스펫 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8063453B2 (en) | 2008-10-02 | 2011-11-22 | Hynix Semiconductor Inc. | Gate in semiconductor device and method of fabricating the same |
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2007
- 2007-03-28 KR KR1020070030518A patent/KR20080088097A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8063453B2 (en) | 2008-10-02 | 2011-11-22 | Hynix Semiconductor Inc. | Gate in semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |