KR101012240B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 폴리 식각 백 후 발생된 리세스 부분에 대하여 충분한 산화막 형성 및 평탄화 공정을 실시하여 바디 및 소오스/드레인 임플란트 시 게이트 폴리의 도핑 및 데미지를 최소화할 수 있다. 또한, 본 발명에서와 같이 반도체 소자의 트랜치 MOSFET를 제조함으로써, 임플란트 시 게이트 산화막의 손상을 감소시킬 수 있다.
MOSFET, 바디, 소오스/드레인, 게이트, 폴리

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
본 발명은 바디 및 소오스/드레인 임플란트 시 게이트 폴리의 도핑 및 데미지를 최소화하도록 하기 위한 트랜치 모오스에프이티(Metal Oxide Silicon Field Effect Transistor, 이하 MOSFET라 함) 제조 방법에 관한 것이다.
주지된 바와 같이, MOSFET는 게이트(gate) 전극, 소오스/드레인(source/drain) 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 구조로 이루어져 있다.
이러한 MOSFET는 반도체 소자의 소형화와 경량화 및 박막화의 추세에 따라 그 크기 또한 축소(scale down)되고 있다.
도 1a 내지 도 1h는 종래 반도체 소자의 트랜치 MOSFET 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 실리콘 기판(101) 상부에 노광 공정과 현상 공정을 실시하여 전면 도포된 감광막(Photo Resist, PR)의 일부를 제거함으로써, 일 예로서 도 1a에 도시된 바와 같이, 기판(101) 상부에 게이트 폴리 영역을 형성하기 위한 PR 패턴(103)을 형성한다.
다음으로, PR 패턴(103)을 마스크로 식각 공정을 실시하여 기판(101)을 선택적으로 제거하여 일 예로, 도 1b에 도시된 바와 같이 게이트 폴리 영역(105)을 형성하고, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(103)을 제거한다.
다음에, 게이트 폴리 영역(105)이 형성된 기판(101)에 대하여 폴리 실리콘을 전면 성장시킨 후, PR 패턴을 마스크로 폴리 식각 백(poly etch back) 공정을 실시하여 일 예로, 도 1c에 도시된 바와 같이 리세스(recess)가 발생된 폴리 실리콘(107)을 형성한다.
다음으로, 폴리 실리콘(107)이 형성된 기판(101) 상부에 산화막(109)을 일 예로, 도 1d에 도시된 바와 같이 440Å∼460Å 범위의 두께로 형성한다.
다음에, 산화막(109) 상부에 전면 도포된 PR의 일부를 선택적으로 제거하여 일 예로서 도 1e에 도시된 바와 같이, 액티브 영역을 형성하기 위한 PR 패턴(111)을 형성하고, 이 형성된 PR 패턴(111)을 마스크로 임플란트 공정(113)을 실시한다. 그러면, 임플란트 공정(113)에 의해 일 예로 도 1f에 도시된 바와 같이 액티브(active) 영역내에 바디(body)(115)가 형성된다.
다음으로, 산화막(109) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거하여 일 예로서 도 1g에 도시된 바와 같이, 소오스/드레인 영역을 형성하기 위한 PR 패턴(117)을 형성한다.
다음에, 도 1h에 도시된 바와 같이, PR 패턴(117)을 마스크로 임플란트 공정(119)을 실시하여 액티브(active) 영역내에 소오스/드레인 접합층을 형성한다.
그러나, 상기한 바와 같이 동작되는 기존의 트랜치 MOSFET는 액티브 영역에 바디 및 소오스/드레인 접합층을 형성하기 위한 임플란트 공정시 게이트 폴리 영역도 PR에 의해 보호가 되지 않음에 따라 도핑에 의한 폴리 특성 변화 및 임플란트 시의 높은 에너지에 의한 데미지를 초래하게 되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 폴리 식각 백 후 발생된 리세스 부분에 대하여 충분한 산화막 형성 및 평탄화 공정을 실시하여 바디 및 소오스/드레인 임플란트 시 게이트 폴리의 도핑 및 데미지를 최소화하도록 하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 기판에 게이트 폴리 영역을 형성하는 단계와, 게이트 폴리 영역이 형성된 기판에 대하여 게이트 산화막을 형성하는 단계와, 폴리 실리콘을 전면 성장시킨 후, 폴리 식각 백 공정을 실시하여 리세스(recess)가 발생되도록 폴리 실리콘을 매립하는 단계와, 폴리 실리콘이 매립된 기판 상부에 산화막을 전면 형성하는 단계와, 산화막에 대하여 평탄화 공정을 실시하고, 평탄화된 산화막 상부에 형성된 PR 패턴을 마스크로 임플란트 공정을 실시하여 액티브(active) 영역내에 바디(body)를 형성하는 단계와, 바디가 형성된 다음에 평탄화된 산화막 상부에 형성된 PR 패턴을 마스크로 임플란트 공정을 실시 하여 소오스/드레인 접합층을 형성하는 단계를 포함한다.
상기 산화막은, 화학기상증착법(Chemical Vapor Deposition)에 의해 형성되는 것을 특징으로 한다.
상기 산화막은, 1900Å∼2100Å 범위의 두께로 형성하는 것을 특징으로 한다.
상기 평탄화된 산화막은, 반도체 기판 상부를 기준으로 440Å∼460Å 범위의 두께로 평탄화하는 것을 특징으로 한다.
상기 리세스는, 900Å∼1100Å 범위의 깊이인 것을 특징으로 한다.
본 발명은 폴리 식각 백 후 발생된 리세스 부분에 대하여 충분한 산화막 형성 및 평탄화 공정을 실시하여 바디 및 소오스/드레인 임플란트 시 게이트 폴리의 도핑 및 데미지를 최소화할 수 있다.
또한, 본 발명에서와 같이 반도체 소자의 트랜치 MOSFET를 제조함으로써, 임플란트 시 게이트 산화막의 손상을 감소시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생 략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 반도체 기판으로서 실리콘 기판(201) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 2a에 도시된 바와 같이, 기판(201) 상부에 게이트 폴리 영역을 형성하기 위한 PR 패턴(203)을 형성한다.
다음으로, PR 패턴(203)을 마스크로 식각 공정을 실시하여 기판(201)을 선택적으로 제거하여 일 예로, 도 2b에 도시된 바와 같이 게이트 폴리 영역(205)을 형성하고, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(203)을 제거한다.
다음에, 게이트 폴리 영역(205)이 형성된 기판(201)에 대하여 게이트 산화막(206)을 형성한 다음에, 폴리 실리콘을 전면 성장시킨 후, PR 패턴을 마스크로 폴리 식각 백(poly etch back) 공정을 실시하여 일 예로, 도 2c에 도시된 바와 같이 900Å∼1100Å 범위의 리세스(recess)가 발생되도록 폴리 실리콘(207)을 매립한다.
다음으로, 폴리 실리콘(207)이 매립된 기판(201) 상부에 화학기상증착 법(Chemical Vapor Deposition, 이하, CVD라 함)을 이용하여 산화막(209)을 일 예로, 도 2d에 도시된 바와 같이 전면 형성한다. 여기서, 산화막(209)은 1900Å∼2100Å 범위의 두께로 형성하는 것이 바람직하다.
다음에, 산화막(209)에 대하여 일 예로, 도 2e에 도시된 바와 같이 평탄화 공정인 CMP(Chemical Mechanical Polishing)를 실시하여 평탄화된 산화막(209a)이 남도록 한다. 여기서, 평탄화된 산화막(209a)은 기판(201) 상부를 기준으로 440Å∼460Å 범위의 두께로 평탄화하는 것이 바람직하다.
다음으로, 평탄화된 산화막(209a) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거하여 일 예로서 도 2f에 도시된 바와 같이, 액티브(active) 영역을 형성하기 위한 PR 패턴(211)을 형성한다.
다음에, PR 패턴(211)을 마스크로 도 2g에 도시된 바와 같이 바디(body) 임플란트 공정(213)을 실시한다. 이때 폴리 실리콘(207)이 형성된 부분으로서 PR이 제거된 부분에도 평탄화된 산화막(109a)이 1440Å∼1460Å 범위이므로 임플란트를 효과적으로 방지할 수 있다. 이후 스트리핑 공정을 실시하여 잔류하는 PR 패턴(211)을 제거한다.
그러면, 임플란트 공정(213)에 의해 일 예로 도 2h에 도시된 바와 같이 액티브(active) 영역내에 바디(215)가 형성된다.
다음으로, 평탄화된 산화막(209a) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거하여 일 예로서 도 2i에 도시된 바와 같이, 소오스/드레인 영역을 형성하기 위한 PR 패턴(217)을 형성한다.
다음에, 도 2j에 도시된 바와 같이, PR 패턴(217)을 마스크로 소오스/드레인 임플란트 공정(219)을 실시하여 액티브(active) 영역내에 고농도의 불순물(n+/p+)이 주입된 소오스/드레인 접합층을 형성한다.
이상 설명한 바와 같이, 본 발명은 폴리 식각 백 후 발생된 리세스 부분에 대하여 충분한 산화막 형성 및 평탄화 공정을 실시하여 바디 및 소오스/드레인 임플란트 시 게이트 폴리의 도핑 및 데미지를 최소화할 수 있다. 또한, 본 발명에서와 같이 반도체 소자의 트랜치 MOSFET를 제조함으로써, 임플란트 시 게이트 산화막의 손상을 감소시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1h는 종래 반도체 소자의 트랜치 MOSFET 제조 방법을 설명하기 위한 각 공정별 수직 단면도,
도 2a 내지 도 2j는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도.
<도면의 주요부분에 대한 부호의 설명>
201 : 실리콘 기판 203,211,217 : PR 패턴
206 : 게이트 산화막 205 : 게이트 폴리 영역
207 : 폴리 실리콘 209 : 산화막
209a : 평탄화된 산화막 213,219 : 임플란트 공정
215 : 바디

Claims (5)

  1. 기판에 게이트 폴리 영역을 형성하는 단계와,
    상기 게이트 폴리 영역이 형성된 기판에 대하여 게이트 산화막을 형성하는 단계와,
    폴리 실리콘을 전면 성장시킨 후, 폴리 식각 백 공정을 실시하여 리세스(recess)가 발생되도록 폴리 실리콘을 매립하는 단계와,
    상기 폴리 실리콘이 매립된 기판 상부에 산화막을 전면 형성하는 단계와,
    상기 산화막에 대하여 평탄화 공정을 실시하고, 상기 평탄화된 산화막 상부에 형성된 PR(Photo Resist) 패턴을 마스크로 임플란트 공정을 실시하여 액티브(active) 영역내에 바디(body)를 형성하는 단계와,
    상기 바디의 형성 후, 상기 평탄화된 산화막 상부에 형성된 PR 패턴을 마스크로 임플란트 공정을 실시하여 소오스/드레인 접합층을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막은, 화학기상증착법(Chemical Vapor Deposition)에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화막은, 1900Å∼2100Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 평탄화된 산화막은, 상기 반도체 기판 상부를 기준으로 440Å∼460Å 범위의 두께로 평탄화하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 리세스는, 900Å∼1100Å 범위의 깊이인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590581A (ja) * 1991-09-30 1993-04-09 Oki Electric Ind Co Ltd 電界効果トランジスタ及びその動作方法
KR20000051282A (ko) * 1999-01-20 2000-08-16 김영환 반도체 장치의 제조방법
KR20010029029A (ko) * 1999-09-28 2001-04-06 김영환 트랜지스터 제조방법
JP2005142203A (ja) * 2003-11-04 2005-06-02 Elpida Memory Inc 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590581A (ja) * 1991-09-30 1993-04-09 Oki Electric Ind Co Ltd 電界効果トランジスタ及びその動作方法
KR20000051282A (ko) * 1999-01-20 2000-08-16 김영환 반도체 장치의 제조방법
KR20010029029A (ko) * 1999-09-28 2001-04-06 김영환 트랜지스터 제조방법
JP2005142203A (ja) * 2003-11-04 2005-06-02 Elpida Memory Inc 半導体装置およびその製造方法

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