KR100607728B1

KR100607728B1 - 반도체 소자의 다마신 게이트 프로세스 형성방법

Info

Publication number: KR100607728B1
Application number: KR1020020054013A
Authority: KR
Inventors: 고관주
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2002-09-07
Filing date: 2002-09-07
Publication date: 2006-08-01
Also published as: KR20040022486A

Abstract

본 발명은 반도체 소자의 다마신 게이트 프로세스 형성방법에 관한 것으로, 실리콘 기판 상에 게이트 산화물(gate oxide)을 형성하고, LDD(Lightly Doped Drain)를 통해 임플란트(implant)하여 LDD를 형성한 상태에서, 질화막(nitride)을 증착(deposition) 및 패턴(pattern)한 후, 게이트 크리티컬 디멘젼(Critical Dimension : CD)에 맞춰 질화막을 식각한다. 이후, 게이트 산화물(gate oxide)을 형성하고, 게이트 산화물 상에 질화막을 증착하여 원하는 CD를 제어하며, 질화막 블랭킷 식각(nitride blanket etch)을 진행한다. 질화막 블랭킷 식각에 의해 형성된 패턴 위로 폴리(poly)를 증착하며, 질화막 탑 에리어(nitride top area)까지 다마신 게이트(damascene gate)를 형성한다. 이어서, 다마신 게이트 상에 패턴을 진행하고, 영역별(S/W) 식각을 통해 사이드 월을 형성한 후, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D를 형성한다. 따라서, 버티컬(vertical)한 프로파일 생성과 함께 임플란트를 진행하여 웨이퍼 수율(yield) 향상 및 직류(DC) 페일(fail)을 방지할 수 있으며, 또한 게이트 사이즈가 작아지면서 초래하게 될 프로파일(profile)의 영향을 최소화시켜 보다 안정적인 디바이스로 제어할 수 있다는 효과가 있다.

LDD, 폴리 게이트, 다마신 게이트, 버티컬, 프로파일, 게이트 산화물

Description

반도체 소자의 다마신 게이트 프로세스 형성방법{METHOD FOR FORMATING DAMASCENE GATE PROCESS IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1i는 종래 게이트 형성 프로세스 플로우(process flow)를 도시한 도면이며,

도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 다마신 게이트 프로세스 형성방법에 대하여 도시한 도면이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 실리콘 기판 20 : 게이트 산화물

30 : LDD 40, 70 : 질화막

50 : 질화막 식각 60 : 게이트 산화물

80 : 질화막 블랭킷 식각 90 : 폴리 증착 형성

100 : 다마신 게이트 형성 110 : 다마신 게이트 상의 패턴

120 : 사이드 월

본 발명은 반도체 소자의 다마신 게이트 프로세스 형성방법에 관한 것으로, 특히 질화막 식각(nitride etch) 과정에서 크리티컬 디멘젼(Critical Dimension : CD) 제어를 진행한 다음에 게이트 산화막을 형성하고 다시 질화막을 증착하여 사이드 월 및 패턴을 형성하여 질화막을 제거한 후, 소스/드레인(Source/Drain : S/D)을 형성하는 공정 과정을 통해 안정된 직류(DC)가 유지될 수 있도록 하는 공정과정에 관한 것이다.

통상적으로, 반도체 소자 제조 공정에서의 게이트 형성 프로세스 플로우(process flow)는 도 1a 내지 도 1i에 도시된 바와 같이, 복잡한 공정 과정을 통해 형성된다.

즉, 도 1a를 참조하면, 실리콘 기판(Si-Substrate) 상에 게이트 산화물(gate oxide)을 형성한다. 이후, 도 1b에 도시된 바와 같이, 폴리 증착을 화학 기상 증착(Chemical Vapor Deposition : CVD)을 통해 형성하며, 도 1c와 같이, 게이트 패턴을 형성한다.

다음으로, 도 1d를 참조하면, 게이트 패턴을 형성된 상태에서, 게이트 식각(gate etch)을 수행한다. 이후, 도 1e와 같이, LDD(Lightly Doped Drain : LDD)를 통해 임플랜트(implant)하여 LDD를 형성한다.

LDD가 형성된 상태에서, 도 1f에 도시된 바와 같이, LDD 상에 질화막을 증착(depostion)하고, 도 1g와 같이, 영역별(좁은 영역(S)과 넓은 영역(W) : S/W) 식각을 수행한다.

이후, 도 1h에 도시된 바와 같이, 소스/드레인(Source/Drain : S/D) 임플랜트(implant)를 실시하여 도 1i와 같이 S/D를 형성한다.

상술한 바와 같이, 게이트 형성 프로세스 플로우(process flow)는 질화막 식각(nitride etch) 과정에서 크리티컬 디멘젼(Critical Dimension : CD) 제어를 진행할 수 없어 N⁺폴리 임플란트(poly implant) 후 식각을 진행할 때 도핑 이펙트(doping effect)에 의해 노치(notch)와 푸트(foot)가 발생하고 이로 인하여 불안정한 프로파일이 생성되어 직류(DC) 페일(fail)의 원인이 되는 문제점이 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 질화막 식각(nitride etch) 과정에서 크리티컬 디멘젼(Critical Dimension : CD) 제어를 진행한 다음에 게이트 산화막을 형성하고 다시 질화막을 증착하여 사이드 월 및 패턴을 형성하여 질화막을 제거한 후, 소스/드레인(S/D)을 형성함에 따라 버티컬(vertical)한 프로파일 생성과 함께 임플란트를 진행하여 안정된 프로파일을 생성시켜 직류(DC) 페일(fail)을 방지할 수 있도록 하는 반도체 소자의 다마신 게이트 프로세스 형성방법을 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 다마신 게이트 프로세스 형성방법은 실리콘 기판(Si-Substrate) 상에 게이트 산화물(gate oxide)을 형성하고, LDD(Lightly Doped Drain : LDD)를 통해 임플란트(implant)하여 LDD를 형성하는 단계; LDD가 형성된 상태에서, 질화막(nitride)을 증착(deposition) 및 패턴(pattern)한 후, 게이트 크리티컬 디멘젼(Critical Dimension : CD)에 맞춰 질화막을 식각하는 단계; 질화막을 식각한 상태에서, 게이트 산화물(gate oxide)을 형성하고, 게이트 산화물 상에 질화막을 증착하여 원하는 CD를 제어하며, 질화막 블랭킷 식각(nitride blanket etch)을 진행하는 단계; 질화막 블랭킷 식각에 의해 형성된 패턴 위로 폴리(poly)를 증착하며, 질화막 탑 에리어(nitride top area)까지 다마신 게이트(damascene gate)를 형성하는 단계; 형성된 다마신 게이트(damascene gate) 상에 패턴을 진행하고, 영역별(S/W) 식각을 통해 사이드 월을 형성하는 단계; 사이드 월을 형성한 후, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.

즉, 도 2a를 참조하면, 실리콘 기판(Si-Substrate)(10) 상에 게이트 산화물(gate oxide)(20)을 형성한 후, LDD(Lightly Doped Drain : LDD)를 통해 임플랜트(implant)하여 LDD(30)를 형성한다. 여기서, LDD(30)는 도핑(Doping)이 낮게되는 영역(N-)을 이용하여 디바이스(Device)의 동작 전압을 향상시킬 목적으로 사용하는 공법이다.

다음으로, 도 2b에 도시된 바와 같이, LDD(30)가 형성된 상태에서, 질화막(nitride)(40)을 3000±500으로 증착(deposition)하고, 이어서 패턴(pattern)한 후, 도 2c와 같이, 게이트 크리티컬 디멘젼(Critical Dimension : CD)에 맞춰 질화막(40)을 식각(50)한다.

이후, 도 2d에 도시된 바와 같이, 질화막(40)을 식각한 상태에서, 게이트 산화물(gate oxide)(60)을 형성한 다음에, 도 2e와 같이, 게이트 산화물(60) 상에 질화막(70)을 증착하여 원하는 CD를 제어하며, 도 2f에 도시된 바와 같이, 질화막 블랭킷 식각(nitride blanket etch)(80)을 진행한다.

다음으로, 도 2g를 참조하면, 형성된 패턴 위로 폴리 증착을 2500Å의 화학 기상 증착(Chemical Vapor Deposition : CVD)을 통해 형성(90)하며, 또한 이것에 의해 도 2h와 같이, 질화막 탑 에리어(nitride top area)까지 씨엠피(chemical mechanical polishing : CMP)를 3000∼3500Å으로 진행하여 다마신 게이트(damascene gate)(100)를 형성한다.

다음으로, 도 2i를 참조하면, 형성된 다마신 게이트(damascene gate)(100) 상에 패턴(110)을 진행하여 식각하면, 도 2j와 같이 영역별(좁은 영역(S)과 넓은 영역(W) : S/W) 식각을 통해 원하는 사이드 월(120)을 형성한다.

마지막으로, 도 2k에 도시된 바와 같이, 소스/드레인(Source/Drain : S/D) 임플랜트(implant)를 실시하여 S/D를 형성한다.

상기와 같이 설명한 본 발명은 질화막 식각(nitride etch) 과정에서 크리티컬 디멘젼(Critical Dimension) 제어를 진행한 다음에 게이트 산화막을 형성하고 다시 질화막을 증착하여 사이드 월 및 패턴을 형성하여 질화막을 제거한 후, 소스/드레인(S/D)을 형성하는 공정 과정을 수행함으로써, 버티컬(vertical)한 프로파일 생성과 함께 임플란트를 진행하여 웨이퍼 수율(yield) 향상 및 직류(DC) 페일(fail)을 방지할 수 있으며, 또한 게이트 사이즈가 작아지면서 초래하게 될 프로파일(profile)의 영향을 최소화시켜 보다 안정적인 디바이스로 제어할 수 있다는 효과가 있다.

Claims

반도체 소자의 다마신 게이트 프로세스 형성방법에 있어서,

실리콘 기판(Si-Substrate) 상에 게이트 산화물(gate oxide)을 형성하고, LDD(Lightly Doped Drain : LDD)를 통해 임플란트(implant)하여 LDD를 형성하는 단계;

상기 LDD가 형성된 상태에서, 질화막(nitride)을 증착(deposition) 및 패턴(pattern)한 후, 게이트 크리티컬 디멘젼(Critical Dimension : CD)에 맞춰 상기 질화막을 식각하는 단계;

상기 질화막을 식각한 상태에서, 게이트 산화물(gate oxide)을 형성하고, 상기 게이트 산화물 상에 질화막을 증착하여 원하는 CD를 제어하며, 질화막 블랭킷 식각(nitride blanket etch)을 진행하는 단계;

상기 질화막 블랭킷 식각에 의해 형성된 패턴 위로 폴리(poly)를 증착하며, 질화막 탑 에리어(nitride top area)까지 다마신 게이트(damascene gate)를 형성하는 단계;

상기 형성된 다마신 게이트(damascene gate) 상에 패턴을 진행하고, 영역별(S/W) 식각을 통해 사이드 월을 형성하는 단계;

상기 사이드 월을 형성한 후, 소스/드레인(Source/Drain : S/D) 임플란트(implant)를 실시하여 S/D를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다마신 게이트 프로세스 형성방법.
제 1 항에 있어서,

상기 질화막(nitride) 증착을 3000±500Å의 두께로 하는 것을 특징으로 하는 반도체 소자의 다마신 게이트 프로세스 형성방법.
제 1 항에 있어서,

상기 폴리(poly) 증착을 2500Å의 두께로 하는 것을 특징으로 하는 반도체 소자의 다마신 게이트 프로세스 형성방법.
제 1 항에 있어서,

상기 다마신 게이트(damascene gate) 형성을 3000∼3500Å의 두께로 하는 것을 특징으로 하는 반도체 소자의 다마신 게이트 프로세스 형성방법.