KR20000051282A - 반도체 장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 230000010354 integration Effects 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000012528 membrane Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 제 1 도전형의 반도체기판에 제 1 트렌치를 형성하는 공정과, 상기 제 1 트렌치내의 상기 반도체기판내에 제 2 도전형의 불순물영역을 형성하는 공정과, 상기 제 1 트렌치내에 다수개의 서로 떨어져 있는 섬모양의 제 1 단결정 실리콘을 형성하는 공정과, 상기 반도체 기판전체에 얇은 게이트산화막을 형성하는 공정과, 상기 다수개의 제 1 단결정 실리콘사이에 다결정실리콘을 형성하는 공정과, 상기 다결정실리콘상에 절연막을 형성하는 공정과, 상기 제 1 단결정 실리콘 및 상기 절연막상에 제 2 단결정 실리콘을 형성하는 공정을 구비한다. 따라서, 본 발명은 트랜지스터가 기판내에 매몰상태로 배치되여 층간절연막의 평탄화 및 스케일링(Scaling Down)등의 집적화에 유리하며, 트랜지스터의 게이트의 폭(Width)을 2배 증가하게 끔 고안할 수 있어 전류 구동능력을 배가 할 수 있는 잇점이 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히, 트랜지스터의 소스/드레인 및 게이트가 기판 내에 매몰된 반도체 장치의 제조방법에 관한 것이다.
이하, 종래의 반도체 장치의 제조방법을 설명한다.
도 1은 종래 기술에 따른 반도체 장치의 제조공정도이다.
도 1을 참조하면, 소자의 활성영역과 격리영역을 한정하는 소자격리층(13)을 포함하는 P형의 반도체기판(11)에 게이트절연막(15)을 개재시킨 단층구조인 다결정실리콘 게이트(17)와 소자격리층(13)이외 반도체기판표면에 자기정렬 이온주입방법으로 고농도의 N형의 불순물을 실리콘 내로 주입 및 어닐링 열처리를 하여 확산 불순물 영역으로 이루어진 소스/드레인 영역 (19a)(19b)을 반도체 기판에 형성한다. 이어서 반도체기판 전체표면에 증착된 층간절연막(21)을 사진-식각(Photo-Etch)작업으로 소스/ 드레인 영역(19a)(19b) 과 다결정실리콘 게이트(도시 안함)에 콘택 홀(Contact Hole)을 형성하고, 층간절연막(21)의 콘택 홀(Contact Hole)을 거쳐 소스/ 드레인 영역(19a)(19b) 및 게이트(도시 안함)에 메탈(Metal, 23)이 연결된다.
상기에서 소자격리층(13)은 통상의 LOCOS(Local Oxodation of Silicon, 이하 LOCOS 이라 칭함)방법으로 형성되며, 게이트절연막(15)은 열산화한 실리콘산화막이며, 게이트(17)는 단층구조의 도핑된 다결정실리콘이거나, 또는 2층구조의 실리사이드(Polysilicon/ Silicide)이며, 층간절연막(21)은 화학증착방법으로 형성된 실리콘산화물이며, 메탈(Metal, 23)은 알루미늄(Al)을 베이스로한 단층구조의 Al-Si-Cu Alloy 이거나, 또는 다층구조의 저저항의 전도층으로 형성된다.
상술한 종래기술에 따른 반도체 장치는 게이트 및 소자격리층 및 반도체기판의 높이 차이(Variation)로 인한 이후 공정(Subsequent Process)인 층간절연막 증착시 평탄화 상태(Flatness)가 불량하고, 게이트의 채널길이(Channel Length)가 딥 서브미크론(Deep Submicron)인 0.5㎛ 이하에서 특히 공정 마진(Process Margin)의 어려움으로 단채널 효과(Short Channel Effect)발생으로 소자의 불량, 트랜지스터의 게이트와 소스/ 드레인의 수평배치로 인한 소자 집적화의 어려움, 채널의 크기(Dimension)의 공간 제약(Space Limitation)에 따른 트랜지스터의 전류 구동능력의 한계(Limitation)등의 어려운 문제점이 있었다.
따라서 본 발명의 목적은 트랜지스터의 전류 구동능력을 배가할 수 있는 반도체 장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 소자의 집적화를 증가할 수 있는 반도체 장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 제 1 도전형의 반도체기판에 제 1 트렌치를 형성하는 공정과, 상기 제 1 트렌치내의 상기 반도체기판내에 제 2 도전형의 불순물영역을 형성하는 공정과, 상기 제 1 트렌치내에 다수개의 서로 떨어져 있는 섬모양의 제 1 단결정 실리콘을 형성하는 공정과, 상기 반도체 기판전체에 얇은 게이트산화막을 형성하는 공정과, 상기 다수개의 제 1 단결정 실리콘사이에 다결정실리콘을 형성하는 공정과, 상기 다결정실리콘상에 절연막을 형성하는 공정과, 상기 제 1 단결정 실리콘 및 상기 절연막상에 제 2 단결정 실리콘을 형성하는 공정을 구비한다.
도 1는 종래기술에 따른 반도체 장치의 제조 공정도이다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 장치의 제조 공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 장치의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(61)에 리쏘그래피(Lithography)방법으로 활성영역(Active Region)이외 부분에 레지스트막(50)을 형성한다. 레지스트막(50)을 마스크로 하여 플라즈마 에칭방법으로 활성영역내의 기판인 실리콘(Silicon)을 건식 식각하여 제 1 트렌치(Trench, 62)를 형성하고, 이어서 제 1 트렌치내의 실리콘 기판 내로 N형의 불순물을 이온주입하여 확산 불순물영역인 n+영역(55)을 형성한다.
상기에서 제 1 트렌치(62)의 깊이는 0.2 ~ 0.6㎛ 이며, N형의 불순물은 비소(As), 또는 인(P)으로 도즈양은 1.0 E 14 ~ 5.0 E 15 원자/㎠ 이다. 반도체기판의 소정영역인 (63)은 소자격리영역이 된다.
도 2b를 참조하면, 상기 레지스트막(50)을 제거한 후 CVD 방법으로 보론(B)이 저농도로 도우프된 제 1의 단결정 실리콘(Monocrystalline Silicon, 65)을 반도체기판 전체에 두껍게 증착한다.
상기에서 제 1의 단결정 실리콘의 물리적 특성(Physical Property)은 상기 P형의 반도체 기판과 동일하다.
도 2c를 참조하면, 제 1의 단결정 실리콘(65)을 에치-백(Etch-Back)하여 제 1 트렌치(62)내에 단결정 실리콘(67)을 남긴다.
상기에서 소자격리영역(63)의 상측부는 단결정실리콘(67)의 상측부보다 높다.
도 2d를 참조하면, 반도체기판표면에 리쏘그래피(Lithography)방법으로 제 1 트렌치(62)내에 증착 형성된 단결정 실리콘(65)의 소정부분을 노출하며, 상기 소정부분이외 부분에 레지스트막(51)을 형성한다. 레지스트막(51)을 마스크로 하여 플라즈마 에칭방법으로 노출된 단결정 실리콘(67)을 건식 식각하여 섬모양의 단결정실리콘(67a)(67b)(67c)를 형성한다.
상기에서 건식 식각으로 활성영역내에 폭(Width)이 0.1 ~ 0.2 ㎛, 깊이(Depth)가 0.2 ~ 0.6 ㎛ 인 제 2 트렌치 (42a)(42b)를 형성하며, 확산 불순물영역인 n+영역(55)을 노출한다.
도 2e를 참조하면, 상기 레지스트막(51)을 제거한 후, 단결정실리콘(67a)(67b)(67c) 과 반도체 기판(61)을 열산화하여 게이트산화막(Gate Oxide, 69)을 형성하며, 이어서 다결정실리콘(Polycrystalline Silicon, 71)을 반도체기판 전체에 증착 형성한다.
상기에서 게이트 산화막은 두께가 60~ 100Å이며, 다결정실리콘은 두께가 8000 ~ 10,000 Å으로 N형의 불순물로 도우프(Doped)된 다결정실리콘이다.
도 2f를 참조하면, 다결정실리콘(71)을 건식 식각으로 에치-백(Etch-Back)하여 제 2 트렌치(42a)(42b)내에 각각 다결정실리콘 (71a)(71b)을 남긴다. 이어서 반도체기판 전체에 CVD 방법으로 얇은 절연막(73)을 증착 형성한다.
상기에서 다결정실리콘 (71a)(71b)의 상측부는 단결정실리콘(67a)(67b)(67c)의 상측부보다 낮다. 얇은 절연막(73)은 두께가 60~ 120Å인 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)으로 CVD 방법으로 증착 형성한다.
도 2g를 참조하면, 얇은 절연막(73) 및 게이트산화막(Gate Oxide, 69)을 건식 식각으로 에치-백(Etch-Back)하여 상기 다결정실리콘 (71a)(71b)의 상측부에 얇은 절연막(73)을 남겨 단결정실리콘(67a)(67b)(67c)의 상측부와 높이차이(Difference in Height)를 없애며, 표면을 평탄하게 형성한다.
도 2h를 참조하면, 제 2 단결정 실리콘(75)을 반도체기판 전체에 두껍게 증착하며 상기 제 2 단결정 실리콘(75)내로 N형의 불순물을 이온주입하여 n+ 로 도우핑된 단결정 실리콘을 형성한다.
도 2i를 참조하면, 제 2 단결정 실리콘(75)을 건식 식각으로 에치-백(Etch-Back)하여 반도체기판과 비교컨대 단차가 있는 단결정실리콘(67a)(67b)(67c) 및 다결정실리콘 (71a)(71b) 에 n+로 도우핑된 단결정실리콘(76)을 남긴다.
상기에서 다결정실리콘 (71a)(71b)은 MOS 트랜지스터의 게이트가 되며, 단결정실리콘(67a)(67b)(67c)은 MOS 트랜지스터의 채널영역(Channel Region)이 되며, n+로 도우핑된 단결정실리콘(76)은 MOS 트랜지스터의 드레인영역(Drain Region)이 되며, 확산 불순물영역인 n+영역(55)은 MOS 트랜지스터의 소스영역(Source Region)이 되며, 게이트산화막(Gate Oxide)인 (69a)(69b) 및 (69c)(69d)는 각각 제 1 게이트 및 제 2 게이트 (71a) (71b)의 게이트 산화막이 된다.
일 예로 제 1 게이트 (71a)인 경우, MOS 트랜지스터의 채널영역(Channel Region)은 (67a)(67b)가 되며, 드레인영역은 (76)이 되며, 소스영역은 (55)가 되며, 게이트 산화막은 제 1 게이트 (71a) 과 채널영역인 (67a)및 (67b)사이에 놓인 (69a)(69b)가 된다. 이때 게이트의 길이(Length )은 ℓ이며, 폭(Width)은 2ω (도시 안함)가 됨으로 트랜지스터의 전류구동능력이 2배가 된다.
다른 예로 제 2 게이트 (71b)인 경우, MOS 트랜지스터의 채널영역(Channel Region)은 (67b)(67c)가 되며, 드레인영역은 (76)이 되며, 소스영역은 (55)가 되며, 게이트 산화막은 제 2 게이트 (71b) 과 채널영역인 (67b)및 (67c)사이에 놓인 (69c)(69d)가 된다. 상기에서 언급한 제 1 게이트(71a)에서와 같이 게이트의 길이(Length )은 ℓ이며, 폭(Width)은 2ω (도시 안함)가 됨으로 트랜지스터의 전류구동능력이 2배가 된다. 또한 트랜지스터의 전부가 반도체 기판내로 매몰되여 이후 공정(Subsequent Process)인 층간 절연막 증착공정시 평탄화 상태가 매우 양호하며, 소자 집적화에 유리한 제조 방법이다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조방법은 제 1 도전형의 반도체기판에 제 1 트렌치를 형성하며, 상기 제 1 트렌치내의 상기 반도체기판내에 제 2 도전형의 불순물영역을 형성하며, 상기 제 1 트렌치내에 다수개의 서로 떨어져 있는 섬모양의 제 1 단결정 실리콘을 형성하며, 상기 반도체 기판전체에 얇은 게이트산화막을 형성하며, 상기 다수개의 제 1 단결정 실리콘사이에 다결정실리콘을 형성하며, 상기 다결정실리콘상에 절연막을 형성하며, 상기 제 1 단결정 실리콘 및 상기 절연막상에 제 2 단결정 실리콘을 형성한다.
따라서, 본 발명은 트랜지스터가 기판내에 매몰상태로 배치되여 층간절연막의 평탄화 및 스케일링(Scaling Down)등의 집적화에 유리하며, 트랜지스터의 게이트의 폭(Width)을 2배 증가하게 끔 고안할 수 있어 전류 구동능력을 배가 할 수 있는 잇점이 있다.
Claims (2)
- 제 1 도전형의 반도체기판에 제 1 트렌치를 형성하는 공정과,상기 제 1 트렌치내의 상기 반도체기판내에 제 2 도전형의 불순물영역을 형성하는 공정과,상기 제 1 트렌치내에 다수개의 서로 떨어져 있는 섬모양의 제 1 단결정 실리콘을 형성하는 공정과,상기 반도체 기판전체에 얇은 게이트산화막을 형성하는 공정과,상기 다수개의 제 1 단결정 실리콘사이에 다결정실리콘을 형성하는 공정과,상기 다결정실리콘상에 절연막을 형성하는 공정과,상기 제 1 단결정 실리콘 및 상기 절연막상에 제 2 단결정 실리콘을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
- 청구항 1항에 있어서, 상기 제 2 도전형의 불순물영역은 트랜지스터의 소스 영역으로, 상기 다결정실리콘은 트랜지스터의 게이트로, 상기 제 2 단결정 실리콘은 트랜지스터의 드레인영역으로, 상기 제 1 단결정 실리콘은 트랜지스터의 채널영역으로 사용하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990001627A KR20000051282A (ko) | 1999-01-20 | 1999-01-20 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990001627A KR20000051282A (ko) | 1999-01-20 | 1999-01-20 | 반도체 장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000051282A true KR20000051282A (ko) | 2000-08-16 |
Family
ID=19571855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990001627A KR20000051282A (ko) | 1999-01-20 | 1999-01-20 | 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000051282A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101012240B1 (ko) * | 2008-07-24 | 2011-02-08 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
-
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- 1999-01-20 KR KR1019990001627A patent/KR20000051282A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101012240B1 (ko) * | 2008-07-24 | 2011-02-08 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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| WITN | Withdrawal due to no request for examination |