KR20000067772A - 정전기방전 방지장치 - Google Patents
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Abstract
본 발명은 신호 라인상의 정전기방전 스파이크들을 감소시키기 위한 정전기방전 방지장치에 관한 것이다. 상기 정전기방전 방지장치는 화합물 반도체 기판과 같은 반도체 재료내에 형성되는 제 1 및 제 2 콘택 영역들을 포함한다. 제 1 터미널은 상기 신호 라인 및 상기 제 1 콘택 영역 사이에서 전기적으로 접속된다. 제 2 터미널은 상기 제 2 콘택 영역 및 접지부와 같은 싱크 사이에서 전기적으로 접속된다. 분리 영역은 상기 제 1 및 제 2 콘택 영역들 사이에서 상기 반도체 재료내에 형성된다. 분리 영역은 상기 반도체 재료의 주입-손상된 영역일 수 있다. 상기 정전기방전 방지장치는 I/O 라인들에 작은 양의 기생용량만을 부가하면서 집적회로 부품들에 대한 정전기방전을 방지한다. 작은 양의 기생용량만을 부가한다는 사실은 RF 신호처리 회로에 있어서 특히 중요하게 된다.
Description
본 발명은 집적회로에 관한 것이고, 특히 정전기방전 방지장치에 관한 것이다.
집적회로들에 손상을 유발하는 정전기방전에 대한 퍼텐셜은 당 업계에 공지되어 있다. 정전기방전은 칩 패키지의 조립 및 테스팅시의 다양한 스테이지들에서 생성될 수 있고 다양한 원인들에 의해 발생될 수 있다. 칩의 손상을 방지하기 위해, 정전기방전(electrostatic discharge: ESD) 방지장치가 ESD 전압/전류 스파이크들을 소산시키도록 칩내에 내장되어야 한다.
현존하는 ESD 방지장치는 전형적으로 각각의 입력/출력(I/0) 라인과 접지부 및/또는 동력원 사이에 접속되는 분류기(shunt)를 구비한다. 이러한 현존하는 ESD 방지장치들은 종종 I/O 라인들에 바람직하지 않은 레벨의 기생용량을 유발한다. 이러한 기생용량은 특히 고주파(RF) 회로 분야에 있어서 회로 성능에 부정적인 영향을 미칠 수 있게 된다.
그러므로, 상기한 바와 같은 선행기술의 결점들 및 결함들을 극복할 수 있는 전자기방전 방지장치에 대한 수요가 점증되고 있으며, 특히, 감소된 기생용량을 갖는 정전기방전 방지장치에 대한 수요가 점증되고 있다.
도 1은 본 발명에 따라 구성되는 집적회로 칩의 블록 다이어그램;
도 2A 및 2B는 각각 본 발명에 따른 정전기방전 방지장치에 대한 평면도 및 횡간 단면도;
도 3A, 3B 및 3C는 정전기방전 방지장치의 다양한 제조 스테이지들을 나타내는 횡간 단면도;
도 4는 본 발명에 따른 정전기방전 방지장치의 선택적인 실시예를 나타내는 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
10: 집적회로 칩 12: 회로
14: I/O 패드 16: I/O 라인
18: 정전기방전 방지장치 20: 싱크
22,24: 콘택 영역 26: 기판
28,28a: 분리 영역 30: 경계 영역
32,34: 전기적인 콘택
따라서, 신호 라인상에서의 정전기방전 스파이크들을 감소시키기 위한 전자기방전 방지장치가 본 발명에 의해 제공된다. 일 실시예에서, 상기 정전기방전 방지장치는 화합물 반도체 기판과 같은 반도체 재료내에 형성되는 제 1 및 제 2 콘택 영역들을 포함한다. 제 1 터미널은 상기 신호 라인과 상기 제 1 콘택 영역 사이에서 전기적으로 결합된다. 제 2 터미널은 상기 제 2 콘택 영역과 접지부와 같은 싱크(sink) 사이에서 전기적으로 결합된다. 분리 영역은 제 1 및 제 2 콘택 영역들 사이에서 반도체 재료내에 형성된다. 일 실시예에서, 상기 분리 영역은 상기 반도체 재료의 주입-손상된 영역이다.
본 발명의 다른 일면에 따라, 정전기방전 방지장치를 제조하기 위한 방법이 제공된다. 상기 방법은, 반도체 재료내에 제 1 및 제 2 콘택 영역들을 형성하는 단계, 상기 제 1 및 제 2 콘택 영역들 사이에서 상기 반도체 재료내에 분리 영역을 형성하는 단계, 상기 제 1 콘택 영역상에 제 1의 전기적인 콘택을 형성하는 단계, 및 상기 제 2 콘택 영역상에 제 2의 전기적인 콘택을 형성하는 단계를 포함한다.
본 발명의 장점은, 정전기방전 방지장치가 집적회로 부품들에 대한 정전기방전을 방지한다는 데에 있다. 본 발명의 다른 장점은, 정전기방전 방지장치가 I/O 라인들에 작은 양의 기생용량만을 부가한다는 데에 있다. 작은 양의 기생용량만을 부가한다는 사실은 RF 신호처리 회로에 있어서 특히 중요하게 된다.
이하, 본 발명의 바람직한 실시예들 및 그들의 장점들을 도 1 내지 도 4를 참조로 하여 상술하기로 한다. 도면 전체를 통하여 동일한 부분에는 동일한 도면부호를 사용하기로 한다.
도 1을 참조하면, 집적회로 칩(10)의 블록 다이어그램을 도시한다. 집적회로 칩(10)은 회로(12)를 포함하며, 상기 회로(12)는 예컨대 900 MHz에서 작동하는 저잡음 증폭기와 같은 RF 신호처리 회로일 수 있다. 회로(12)는 세트를 이루는 I/O 라인(16)들에 의해 세트를 이루는 I/O 패드(14)들에 접속된다. I/O 패드(14)들은 조립된 칩 패키지(도시안됨)상에서 예컨대 본드 와이어들에 의해 리드들에 접속될 수 있다.
상기 I/O 라인(16)들을 경유하여 ESD 펄스들이 리드들로부터 회로(12)로 전달되는 것을 방지하기 위해, ESD 방지장치(18)가 각각의 I/O 라인(16)에 접속된다. 각각의 ESD 방지장치(18)는 통상적인 ESD 방지장치들에 있어서와 같이 그 각각의 I/O 패드(14) 근처 또는 회로(12) 근처에 물리적으로 배치될 수 있다. 각각의 ESD 방지장치(18)는 그 각각의 I/O 라인(16)과 싱크(20) 사이에서 전기적으로 접속된다. 이하의 설명으로부터, 상기 싱크(20)가 예컨대 국부 접지부, 외부 접지부, 동력원, 또는 회로(12)의 보호가 요청되는 형태 및 크기의 정전기방전에 포함되는 전하 및/또는 전류의 레벨을 흡수하기에 충분한 용량을 갖는 특정의 다른 싱크일 수 있다는 것을 이해할 수 있다.
도 2A 및 2B를 참조하면, ESD 방지장치(18)의 (척도대로 도시되지 않은) 평면도 및 횡간 단면도를 각각 도시한다. ESD 방지장치(18)는 집적회로 칩(10)의 기판(26)내에 형성되는 두 개의 콘택 영역들(22 및 24)을 갖는다. 콘택 영역들(22 및 24)은 기판(26)의 도핑된 영역들일 수 있고 트랜지스터의 제조시에 형성되는 소스 및 드레인 영역들일 수 있다. 이러한 예에서, 각각의 콘택 영역(22, 24)은 대체로 100 ㎛의 (도 2A에 있어서 상부에서 하부까지의) 길이 및 대체로 2 내지 3 ㎛의 (도 2A에 있어서 측부에서 측부까지의) 폭을 갖는다.
상기 기판(26)내에 형성되는 분리 영역(28)은 콘택 영역들(22 및 24)을 둘러싸며, 이에 따라 콘택 영역들(22 및 24) 사이에 대체로 2 내지 5 ㎛의 폭을 갖는 분리 영역(28a)이 창출된다. 각각의 도핑된 구역(22, 24)과 분리 영역(28) 사이에는, 기판(26)의 도핑되지 않은 또는 저농도로 도핑된 경계 영역(30)이 위치된다. 각각의 경계 영역(30)은 각각의 콘택 영역(22, 24)의 둘레에 대체로 0.5 내지 4 ㎛의 폭을 갖는 경계부를 형성한다.
각각의 콘택 영역(22, 24)상에는 전기적인 콘택(32, 34)이 각각 위치된다. 각각의 전기적인 콘택(32, 34)은 그 각각의 콘택 영역(22, 24)의 표면의 대부분을 덮으며, 각각의 콘택 영역(22, 24)상에 덮이지 않는 경계 영역만을 남기게 된다. 이러한 예에서, 상기 경계 영역은 대체로 0.5 ㎛의 폭을 갖는다. 상기 전기적인 콘택(32)이 I/O 라인(16)에 전기적으로 접속될 수 있고, 상기 전기적인 콘택(34)이 싱크(20)에 전기적으로 접속될 수 있으며; 또는 이와 정반대로 될 수도 있다. 전기적인 콘택들(32 및 34)에의 전기적인 접속부들이 통상적인 메탈라이제이션 기술들(metallization techniques)을 사용하여 성형될 수 있다.
도 3A 내지 3C를 참조하면, ESD 방지장치(18)의 성형방법을 나타내는 일련의 횡간 단면도들을 도시한다. 첫번째로, 기판(26)은 갈륨 비화물과 같은 화합물 반도체 재료로 성형된다. 예컨대, 기판(26)은 시장에서 유통되고 있는, 도핑되지 않은, 액체-캡슐화된 초크랄스키(liquid-encapsulated Czochralski: LEC) 재료로 성형될 수 있다. 인듐 인화물 및 갈륨 질화물과 같은 다른 화합물 반도체 재료도 사용될 수 있다. 기판(26)은 또한 버티컬 브릿지만 방법(vertical Bridgeman method) 또는 버티컬 그레이디언트 프리이즈 방법(vertical gradient freeze method)과 같은 다른 방법들에 의해서도 성형될 수 있다.
그리고나서, 콘택 영역들(22 및 24)이 예컨대 기판(26)내로 이온을 주입하므로써 성형된다. 콘택 영역들(22 및 24)은 N+ 도핑된 영역들일 수 있다. 콘택 영역들(22 및 24)은 예컨대 150 keV의 가속에너지 및 3 x 1013ions/cm2의 주입량을 사용한 Si29+동위원소의 이온 주입에 의해 형성될 수 있다. 상기 이온들은 대체로 400 옹스트롬의 플라즈마-적층된 실리콘 이산화물 층을 관통하여 주입되어 0.5 ㎛의 깊이를 갖는 콘택 영역들(22 및 24)을 형성할 수 있다. 콘택 영역들(22 및 24)은 그리고나서 예컨대 대체로 900 ℃의 온도에서 그리고 수소 분위기하에서 급격한 열간 어닐링을 이용하여 어닐링될 수 있다. 콘택 영역들(22 및 24)의 결과적인 면적 저항(sheet resistance)은, 각각의 콘택 영역(22, 24)을 횡단한 예견되는 전압 강하가 ESD 방지장치(18)의 턴-온 퍼텐셜에 비해 작게 되는한, 비록 임계적인 것은 아니지만, 100-200 ohms/square의 값을 갖는다. N+ 층의 에피택셜 성장이 콘택 영역들(22, 24)을 형성하기 위해 선택적으로 사용될 수 있다.
도 3B를 참조하면, 전기적인 콘택들(32, 34)은 예컨대 적당한 금속 합금으로 성형되는 오옴 콘택들이다. 일예로서, 전기적인 콘택들(32, 34)은 표준 메탈라이제이션 기술들을 사용하여 적층되는 금, 게르마늄 및 니켈의 합금으로 구성될 수 있다. 상기 예에서, 500 옹스트롬의 게르마늄 층이 적층되고, 그리고나서 1000 옹스트롬의 금, 400 옹스트롬의 니켈 및 다른 200 옹스트롬의 금이 적층된다. 상기 금속들은 그리고나서 420 ℃의 온도에서 1 분동안 대기 분위기중에서 합금화된다. 특정의 예를 제공하였지만, 다양한 통상적인 콘택 메탈라이제이션 방법들이 사용될 수 있다는 것을 이해할 수 있다.
전기적인 콘택들(32, 34)의 저항은, 오옴 거동이 달성되는한, 비록 장치(18)의 작동에 임계적인 것은 아니지만, 대체로 100 내지 400 ohm-㎛일 수 있다. 상기 예에서, 각각의 전기적인 콘택(32, 34)은 각각의 콘택 영역(22, 24)의 중심 영역을 덮으며, 이에 따라 대체로 0.5 ㎛의 폭을 가지면서 전기적인 콘택(32, 34)에 의해 덮이지 않는 콘택 영역(22, 24)의 경계 구역이 남게 된다.
도 3C를 참조하면, 분리 영역(28)은 예컨대 400 keV까지의 에너지들에서 그리고 예컨대 대체로 0.5 ㎛의 투과 깊이로 하나 이상의 이온 종들(species)을 이온 주입하므로써 형성된다. 이러한 주입에 의해, 분리 영역(28)에 있어서 운반자 이동도(carrier mobility)를 현저하게 감소시키는 이온 손상이 유발된다. 또한, 상기 주입에 따라, 정전기방전중의 재결합을 위한 운반자 트래핑 사이트들(carrier trapping sites)이 제공되며, 분리 영역(28)에 있어서의 특정의 도핑이 효과적으로 비활성화된다. 0.5 ㎛의 투과 깊이가 사용될 수 있지만, 상기 투과 깊이보다 현저히 깊은 레벨들에서는 녹-온 효과들(knock-on effects)에 기인하여 주입 손상이 발생된다는 것을 알 수 있다. 어닐링 사이클을 갖는 산소 주입과 같은 다른 분리 방법들이 사용될 수도 있다.
상기 예에서, 콘택 영역들(22 및 24) 사이의 분리 영역(28a)은 대체로 3 ㎛의 폭을 갖는다. 콘택 영역들(22 및 24)은 분리 영역(28a)의 각각의 연부로부터 대체로 1/2 마이크론 내지 1 마이크론의 폭을 갖는 도핑되지 않은 또는 저농도로 도핑된 구역에 의해 각각 격리된다.
상기한 바와 같은 다양한 공정들은 I-라인 광학 리소그래피(I-line optical lithography)와 같은 표준 리소그래픽 기술들을 사용하여 수행될 수 있다. g-라인 또는 딥 초음파 광학 리소그래피, x-레이 리소그래피 또는 전자 비임 리소그래피와 같은 다른 리소그래픽 기술들도 또한 사용될 수 있다.
이하, 상기한 바와 같이 구성되는 ESD 방지장치(18)의 작동을 상술하기로 한다. ESD 펄스가 I/O 라인(16)상에서 발생되면, 하나의 콘택 영역이 문제의 I/O 라인(16)에 전기적으로 결합되고 다른 콘택 영역이 싱크(20)에 전기적으로 접속되기 때문에, 전계(electric field)가 콘택 영역들(22 및 24) 사이에서 급격하게 발달된다. 전계가 급격하게 발달됨에 따라, 상기 콘택 영역들(22 및 24)을 둘러싸고 있는 분리 영역(28a) 및 손상되지 않은 영역(30) 사이의 다른 저항들(resistances) 또는 다른 운반자 이동도들에 기인하여 쌍극자 영역들이 형성된다. 상기 쌍극자 영역들은 국부적으로 높은 전계에 기인한 충격 이온화 효과를 창출할 뿐만아니라 전류 제어된 미분 부저항의 발생을 허용한다. 전계가 발달됨에 따라, 콘택 영역들(22 및 24)로부터 주입된 운반자들은, 충격 이온화에 의해 부가적인 운반자들의 캐스케이드(cascade)를 창출하기에 충분한 에너지를 얻게 된다. 이러한 커다란 운반자 발생율은 그리고나서 분리 영역(28a)에 있어서의 재결합 속도를 초과한다. 분리 영역(28a) 바로 아래의 기판(26)의 구역에서는, 다른 애벌란쉬 멀티플리케이션 공정들(avalanche multiplication processes)이 발생되며, 이에 따라 잔류 도너들(residual donors)이 이온화되어 향상된 전도도를 서포트하기 위해 저항율을 감소시킨다. 상기한 바와 같은 공정들은 ESD 방지장치(18)로 하여금 효과적인 전류 분류기로서 작용하도록 하므로써 ESD-근원성 전류를 상기 장치의 영역들내로 재지향시키며, 상기 영역들에서 상기 ESD-근원성 전류가 손상을 유발할 수는 없게 된다.
도 4를 참조하면, 선택적인 디자인을 사용하는 ESD 방지장치(40)의 평면도를 도시한다. 방지장치(40)는 ESD 방지장치(18)의 전기한 바 있는 콘택 영역들(22 및 24)과 유사할 수 있는 콘택 영역들(42 및 44)을 갖는다. 방지장치(40)는 상기 콘택 영역들(42 및 44)의 상부에 배치되는 전기적인 콘택들(46 및 48)을 갖는다. 전기적인 콘택들(46 및 48)은 ESD 방지장치(18)의 전기한 바 있는 콘택 영역들(32 및 34)과 유사할 수 있다.
분리 영역(50)은 콘택 영역들(46 및 48)을 둘러싸며, 이에 따라 각각의 콘택 영역(46, 48)의 둘레에 도핑되지 않은 또는 저농도로 도핑된 경계부(52)가 남게 된다. 콘택 영역들(46 및 48) 사이의 분리 영역(50a)이 각각의 콘택 영역(46, 48)을 향하는 톱니형 연부들(50b)을 갖는다는 점을 제외하고는, 분리 영역(50)은 ESD 방지장치(18)의 분리 영역(28)과 유사할 수 있다. 연부들(50a)은 각각의 측변이 대체로 1 내지 2 ㎛의 길이를 갖는 근접한 정삼각형들로 구성될 수 있다. 상기 삼각형들의 외측으로 돌출되는 정점들은 대응되는 콘택 영역(42, 44)으로부터 대체로 0.5 내지 1 ㎛만큼 격리될 수 있다. 분리 영역(50a)의 하나의 연부(50b)상에 있는 각각의 삼각형은 대향되는 연부(50b)상의 대응되는 삼각형과 정렬된다. 상기 삼각형들은 정전기방전중 삼각형 정점들의 근처에서 전계를 향상시키는 역할을 수행하므로써 장치(40)의 "턴 온" 또는 문턱 전압을 감소시키게 된다.
일반적으로, 장치(18)에 대한 상기한 바와 같은 단계들을 사용하므로써 상기 장치(40)가 얻어질 수 있다. 그러나, 분리 영역(50)의 형성을 위해 사용되는 주입 마스크는 제한된 데피니션(definition)을 가질 수 있게 된다. 즉, 주입 마스크가 사용될 수 있는 정밀도 등급이 너무 낮아서 분리 영역(50a)의 연부들(50b)을 형성하는 삼각형들의 정밀한 형성이 어렵게 될 수 있다. 그러므로, 콘택 영역들(52 및 44)을 향하여 돌출되는 다소 평탄해진 정점들을 갖는 삼각형들이 형성될 수 있고, 이것은 사실상 바람직한 사항에 해당된다할 것이다.
상기한 바와 같은 본 발명에 따른 ESD 방지장치들은 1000 볼트를 초과하는 정전기방전에 대해 회로 부품들을 보호하는 기능을 수행하는 것으로 밝혀졌다. 상기 장치들에 의해 도입되는 기생용량의 양은 대체로 15 fF로 측정되었다. 그러므로, 본 발명에 따른 상기 ESD 방지장치들은, 훨씬 높은 레벨의 기생용량을 도입시키는 선행기술에 따른 ESD 방지장치들에 비해 탁월한 장점을 제공한다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
Claims (19)
- 신호 라인상의 정전기방전 스파이크들을 감소시키기 위한 정전기방전 방지장치에 있어서,반도체 재료내에 형성되는 제 1 및 제 2 콘택 영역들;상기 신호 라인에 전기적으로 결합되면서 상기 제 1 콘택 영역과 전기적으로 콘택되는 제 1 터미널;싱크에 전기적으로 결합되면서 상기 제 2 콘택 영역과 전기적으로 콘택되는 제 2 터미널; 및상기 제 1 콘택 영역과 제 2 콘택 영역 사이에서 반도체 재료내에 형성되는 분리 영역;을 구비하는 것을 특징으로 하는 정전기방전 방지장치.
- 제 1 항에 있어서,상기 반도체 재료가 화합물 반도체 기판인 것을 특징으로 하는 정전기방전 방지장치.
- 제 2 항에 있어서,상기 화합물 반도체 기판이 GaAs로 성형되는 것을 특징으로 하는 정전기방전 방지장치.
- 제 1 항에 있어서,상기 분리 영역이 상기 반도체 재료의 주입-손상된 영역인 것을 특징으로 하는 정전기방전 방지장치.
- 제 2 항에 있어서,상기 제 1 콘택 영역을 둘러싸면서 상기 제 1 콘택 영역의 도핑제 농도보다 대체로 작은 도핑제 농도를 갖는 제 1 기판 영역을 추가로 구비하는 것을 특징으로 하는 정전기방전 방지장치.
- 제 5 항에 있어서,상기 제 2 콘택 영역을 둘러싸면서 상기 제 2 콘택 영역의 도핑제 농도보다 대체로 작은 도핑제 농도를 갖는 제 2 기판 영역을 추가로 구비하는 것을 특징으로 하는 정전기방전 방지장치.
- 제 6 항에 있어서,상기 제 1 및 제 2 기판 영역들을 둘러싸도록 상기 반도체 기판내에 형성되는 주입-손상된 분리 영역을 추가로 구비하는 것을 특징으로 하는 정전기방전 방지장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 콘택 영역들이 n-도핑된 영역들인 것을 특징으로 하는 정전기방전 방지장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 콘택 영역들이 p-도핑된 영역들인 것을 특징으로 하는 정전기방전 방지장치.
- 제 1 항에 있어서,상기 싱크가 전기적인 접지부인 것을 특징으로 하는 정전기방전 방지장치.
- 집적회로 칩에 있어서,반도체 기판;상기 반도체 기판상에 형성되는 다수의 집적회로 부품들을 갖는 집적회로;상기 집적회로 칩의 표면상에 형성되는 I/O 패드;상기 I/O 패드와 하나 이상의 집적회로 부품 사이에 접속되어 상기 I/O 패드와 상기 하나 이상의 집적회로 부품 사이에서 신호들을 전달하기 위해 작동가능하게 되는 I/O 라인; 및상기 I/O 라인상에서 정전기방전 스파이크들을 감소시키기 위한 정전기방전 방지장치;를 구비하고:상기 정전기방전 방지장치가,상기 반도체 기판내에 형성되는 제 1 및 제 2의 도핑된 영역들,상기 I/O 라인에 전기적으로 결합되며 상기 제 1 도핑된 영역과 전기적으로 콘택되는 제 1 터미널,싱크에 전기적으로 결합되고 상기 제 2 도핑된 영역과 전기적으로 콘택되는 제 2 터미널, 및상기 제 1 및 제 2 도핑된 영역들 사이에서 상기 반도체 기판내에 형성되는 분리 영역,을 갖는 것을 특징으로 하는 집적회로 칩.
- 제 11 항에 있어서,상기 분리 영역이 상기 반도체 기판의 주입-손상된 영역인 것을 특징으로 하는 집적회로 칩.
- 정전기방전 방지장치를 제조하기 위한 방법에 있어서,반도체 재료내에 제 1 및 제 2 콘택 영역들을 형성하는 단계;상기 반도체 재료내에서 상기 제 1 및 제 2 콘택 영역들의 사이에 위치되도록 분리 영역을 형성하는 단계;상기 제 1 콘택 영역상에 제 1의 전기적인 콘택을 형성하는 단계; 및상기 제 2 콘택 영역상에 제 2의 전기적인 콘택을 형성하는 단계;를 구비하는 것을 특징으로 하는 정전기방전 방지장치를 제조하기 위한 방법.
- 제 13 항에 있어서,상기 제 1의 전기적인 콘택과 신호 라인 사이에 전기적인 접속부를 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 방법.
- 제 14 항에 있어서,상기 제 2의 전기적인 콘택과 싱크 사이에 전기적인 접속부를 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 방법.
- 제 13 항에 있어서,반도체 재료내에 제 1 및 제 2 콘택 영역들을 형성하는 상기 단계가,반도체 기판내에 제 1 도핑된 영역을 제 1 콘택 영역으로서 형성하는 단계; 및반도체 기판내에 제 2 도핑된 영역을 제 2 콘택 영역으로서 형성하는 단계;를 구비하는 것을 특징으로 하는 방법.
- 제 16 항에 있어서,반도체 기판내에 제 1 및 제 2 도핑된 영역들을 형성하는 상기 단계가,상기 반도체 기판의 선택된 구역들내로 이온을 주입시키는 단계;를 구비하는 것을 특징으로 하는 방법.
- 제 13 항에 있어서,분리 영역을 형성하는 상기 단계가,상기 반도체 재료에 주입 손상을 유발하기 위해 상기 반도체 재료내에 이온을 주입시키는 단계;를 구비하는 것을 특징으로 하는 방법.
- 제 13 항에 있어서,분리 영역을 형성하는 상기 단계가,상기 제 1 콘택 영역을 향하는 상기 분리 영역의 제 1 톱니형 연부를 형성하는 단계; 및상기 제 2 콘택 영역을 향하는 상기 분리 영역의 제 2 톱니형 연부를 형성하는 단계;를 구비하는 것을 특징으로 하는 방법.
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