JP2003051595A - ショートチャネルＮＭＯＳのＥＳＤロバストネスを改善するための追加的なｎ−型ＬＤＤ／ポケット打ち込み - Google Patents

ショートチャネルＮＭＯＳのＥＳＤロバストネスを改善するための追加的なｎ−型ＬＤＤ／ポケット打ち込み

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JP2003051595A
JP2003051595A JP2002167259A JP2002167259A JP2003051595A JP 2003051595 A JP2003051595 A JP 2003051595A JP 2002167259 A JP2002167259 A JP 2002167259A JP 2002167259 A JP2002167259 A JP 2002167259A JP 2003051595 A JP2003051595 A JP 2003051595A
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Mahalingam Nandakur
マハリンガム、ナンダクル
Song Zhoa
ゾーア ソン
Youngmin Kim
キム ヤンミン
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Texas Instruments Inc
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Abstract

(57)【要約】 （修正有） 【課題】 保護デバイスを追加的に必要としない、ＬＤ
Ｄ／ポケット下の追加的な打ち込みを有するショートチ
ャネルＭＯＳトランジスタを提供する。 【解決手段】このトランジスタは、ｎ−ソース３１０お
よびｎ−ドレイン３１２を有し、これらは各々、ゲート
まで伸びる浅い領域３１１，３１３を含む。浅い領域３
１１，３１３は増強されたｐ−ドーピング打ち込みポケ
ット３１４，３１５によって部分的に取り囲まれてい
る。ｐ−ドーピングが増強されたこれらの領域に、トラ
ンジスタは半導体の残りの部分よりｐ−抵抗率がより大
きい別な領域３７０，３７１を有する。これらの領域３
７０，３７１は、各々の浅い領域の内側の境界から各々
の引っ込んだ領域の内側の境界まで横方向に伸び、また
ソースおよびドレインのデプリーション領域の直下のあ
る深さからチャネルストップ領域３２０のほぼ上面まで
垂直に伸びている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子装置および半導体デ
バイスの分野に一般に関し、一層特定的には、標準的技
術と比べるときにＬＤＤ／ポケット下の追加的な打ち込
みを有するショートチャネル（ｓｈｏｒｔ−ｃｈａｎｎ
ｅｌ）ＭＯＳトランジスタの構造および製造方法に関す
る。
【０００２】
【従来の技術】集積回路（ＩＣ）は静電気放電（ＥＳ
Ｄ）イベントによって酷く損傷されることがある。ＩＣ
に対するＥＳＤ暴露の主な源は帯電した人体であり
（『人体モデル』、ＨＢＭ）、人体の放電は、約１００
ナノ秒にわたって数アンペアのピーク電流をＩＣに対し
て発生する。ＥＳＤの第２の源は金属物体からのもので
あり（『機械モデル』、ＭＭ）、この源は、立ち上り時
間（ｒｉｓｅ ｔｉｍｅ）がＨＢＭのＥＳＤ源より著し
く大きい過渡現象（ｔｒａｎｓｉｅｎｔ）を発生する可
能性がある。第３の源は、『帯電デバイスモデル』（Ｃ
ＤＭ）によって説明され、このモデルでは、ＩＣそのも
のが帯電するようになり、そしてＨＢＭおよびＭＭのＥ
ＳＤ源とは逆向きに地面に放電する。ＥＳＤ現象および
ＩＣの保護方法に関する一層の詳細は、A. Amerasekera
and C. Duvvury,“ESD in Silicon Integrated Circui
ts”(John Wiley & Sons LTD. London 1995), およびC.
Duvvury,“ESD: Design for IC Chip Quality and Rel
iability” (Int. Symp. Qualityin El. Designs, 200
0, pp. 251-259中に見いだすことができ、これらは最近
の文献である。
【０００３】より速い動作速度、より小さい動作電圧、
より大きな充填密度およびより少ないコストについての
需要により、すべてのデバイスの寸法の減少が余儀なく
されるにつれ、ＩＣにおけるＥＳＤ現象は重要性を増し
ている。このことは、より薄い誘電体層、ドーピングの
移行（ｄｏｐｉｎｇ ｔｒａｎｓｉｔｉｏｎ）が一層突
発的なより高いドーピング水準、そしてより大きい電界
を一般に意味し、これらすべてのファクターは損傷性の
ＥＳＤイベントに対する感受性の増大に寄与する。
【０００４】酸化金属半導体（ＭＯＳ）のＩＣで採用さ
れる最も普通な保護方式は、ＮＭＯＳデバイスと関連づ
けられる寄生２極トランジスタ（ｐａｒａｓｉｔｉｃ
ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）に依存し、こ
のデバイスのドレイン（ｄｒａｉｎ）は保護すべきピン
に接続しておりまたそのソース（ｓｏｕｒｃｅ）は接地
されている。保護水準または故障閾値は、ＮＭＯＳデバ
イスのゲート（ｇａｔｅ）酸化物の下方におけるドレイ
ンからソースまでのＮＭＯＳデバイスの幅を変更するこ
とにより設定することができる。ストレス条件下で、保
護されたピンと地面との間の支配的な電流導電経路に
は、このＮＭＯＳデバイスの寄生２極トランジスタが関
与する。この寄生２極トランジスタは、接地ストレスイ
ベント（ｇｒｏｕｎｄ ｓｔｒｅｓｓ ｅｖｅｎｔ）に
関してプラスであるピンの下で、スナップバック領域
（ｓｎａｐｂａｃｋ ｒｅｇｉｏｎ）で動作する。
【０００５】スナップバック条件にある寄生２極トラン
ジスタとして動作するＮＭＯＳ保護デバイスに見られる
主要な故障メカニズムは、セカンドブレークダウン（ｓ
ｅｃｏｎｄ ｂｒｅａｋｄｏｗｎ）の開始である。セカ
ンドブレークダウンは、キャリアの熱的発生によって、
衝突イオン化電流（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏ
ｎ ｃｕｒｒｅｎｔ）の低下が相殺される場合に、デバ
イス中でサーマルランナウェイ（ｔｈｅｒｍａｌ ｒｕ
ｎａｗａｙ）を常に誘発する現象である。セカンドブレ
ークダウンは自己加熱の結果、ストレス下にあるデバイ
ス中で始まる。セカンドブレークダウンが始まるＮＭＯ
Ｓデバイスのピーク温度はストレス電流（ｓｔｒｅｓｓ
ｃｕｒｒｅｎｔ）のレベルとともに上昇することが知
られている。
【０００６】ＩＣをＥＳＤから保護するために多くの回
路が提案されておりまた使用されている。ＩＣに関する
ＥＳＤ保護を改善するために用いられる１つの方法は、
ＩＣ上のＥＳＤ保護回路の基板にバイアスをかけること
（ｂｉａｓｉｎｇ）である。このような基板のバイアス
は、ＥＳＤの接地を行うために使用するマルチフィンガ
ー（ｍｕｌｔｉ−ｆｉｎｇｅｒ）ＭＯＳトランジスタの
応答（ｒｅｓｐｏｎｓｅ）を改善するのに効果的であり
うる。しかしながら、基板にバイアスをかけると、デバ
イスに関する閾値電圧をその公称値（ｎｏｒｍａｌ ｖ
ａｌｕｅ）から変化させるおそれがあり、これはデバイ
スの動作に影響を与えるであろう。さらに、定常状態の
条件下で基板にバイアスをかけると、発熱を惹起し、電
力の損失（ｐｏｗｅｒ ｌｏｓｓｅｓ）が増加する。
【０００７】既知の技術で提供される解決方法は、追加
的なＩＣ部品、つまりシリコンの実体物、および（また
は）工程段階（特にフォトマスク配列段階（ｐｈｏｔｏ
ｍａｓｋ ａｌｉｇｎｍｅｎｔ ｓｔｅｐｓ））を必要
とする。従って、これらの部品を製造するには費用がか
かる。デバイスの構造および方法の例は、１９９６年７
月２３日発行の米国特許第５，５３９，２３３号明細書
（Amerasekera et al.,“Controlled Low Collector Br
eakdown Voltage Vertical Transistor for ESD Protec
tion Circuits”）、１９９８年８月１１日発行の米国
特許第５，７９３，０８３号明細書（Amerasekera et a
l.,“Method for Designing Shallow Junction, Salici
ded NMOS Transistors with Decreased Electrostatic
Discharge Sensitivity”）、１９９９年８月１７日発
行の米国特許第５，９４０，２５８号明細書（Duvvury,
“Semiconductor ESD Protection Circuit”）、２００
０年１０月２４日発行の米国特許第６，１３７，１４４
号および２０００年１１月７日発行の米国特許第６，１
４３，５９４号明細書（Tsao et al,“On-Chip ESDProt
ection in Dual Voltage CMOS）、及び１９９９年１２
月３日受理の米国特許出願 ０９／４５６，０３６号明
細書（Amerasekera et al.,“ElectrostaticDischarge
Device and Method”）に記載されている。
【０００８】基板のウエル（井戸）（ｗｅｌｌ）のプロ
フィールがデバイスのＥＳＤ性能に及ぼす影響は、例え
ば（“Influence of Well Profile and Gate Length on
theESD Performance of a Fully Silicided 0.25 μm
CMOS Technology”(K. Bock, C. Russ, G. Badenes, G.
Groeseneken and L. Deferm, Proc. EOS/ESD Symp., 1
997, pp. 308-315）において検討されている。しかしな
がら、既知の技術では、ｐ−ウエル（ｐ−ｗｅｌｌ）の
抵抗を増大するための方法として、より少ないエピタキ
シャルドーピングまたはより少ない打ち込みドーズ量
（ｉｍｐｌａｎｔ ｄｏｓｅ）を推奨するのみである。
これらの方法は、ＭＯＳトランジスタのチャネル長さ
が、継続する微小化傾向におされてますます短くなると
きに、特に不十分である。
【０００９】
【発明が解決しようとする課題】コストの低減という挑
戦は、工程段階の数、特にフォトマスクの段階の数を最
小化し、また可能な場合に標準化された工程条件の適用
を推進することを意味する。所望のデバイス特性をなん
ら犠牲にすることなくＥＳＤ不感性（ＥＳＤ ｉｎｓｅ
ｎｓｉｔｉｖｉｔｙ）を改善するために追加的な工程段
階または新規な工程条件が提案される場合、これらの制
約に留意すべきである。従って、本発明が解決しようと
する課題は、実体物を消費する保護デバイスを追加的に
必要とすることなくＥＳＤ不感性を増大する筋の通った
安価な手段を提供することである。このデバイスの構造
はさらに、優れた電気的性能、機械的安定性および高い
信頼性を提供すべきである。製造方法は単純であるべき
だが、しかし、様々な半導体製品群、及び設計および工
程の広範囲な変化に対する融通性が十分でなければなら
ない。これらの革新は、製造のサイクルタイムを延長す
ることなく、また新たな製造機械への投資を必要とする
ことなく設備された装置を使用して達成されるのが好ま
しい。
【００１０】
【課題を解決するための手段】以下に、本発明による上
記課題を解決するための手段について説明する。本発明
によれば、各々の側面が絶縁領域（ｉｓｏｌａｔｉｏｎ
ｒｅｇｉｏｎ）によって横方向に区切られておりまた
チャネルストップ領域（ｃｈａｎｎｅｌ ｓｔｏｐ ｒ
ｅｇｉｏｎ）によって垂直方向に区切られているｐ−ウ
エル内のショートチャネルＮＭＯＳトランジスタは、ｎ
−ソースおよびｎ−ドレインを有し、これらの各々は、
トランジスタゲートまで伸びる浅い領域とこのゲートか
ら引っ込んだより深い領域とを含み、また両者は逆にバ
イアスをかけられるとき空乏（ｄｅｐｌｅｔｉｏｎ）領
域を有する。浅い領域は増強されたｐ−ドーピング打ち
込みポケット（ｐ−ｄｏｐｉｎｇ ｉｍｐｌａｎｔ ｐ
ｏｃｋｅｔ）によって部分的に包囲されている。このト
ランジスタは、ｐ−ドーピングが増強されたこの領域中
に、半導体の残りの部分に比べてｐ−抵抗率（ｐ−ｒｅ
ｓｉｓｔｉｖｉｔｙ）が大きい別な領域をさらに有す
る。この領域は、各々の浅い領域の内側の境界から、各
々の引っ込んだ領域の内側の境界まで大体横方向に伸
び、またソースおよびドレインの空乏領域の直下のある
深さからチャネルストップ領域の大体頂部まで垂直に伸
びる。
【００１１】本発明に従うとき、ｐ−型抵抗率（ｐ−ｔ
ｙｐｅ ｒｅｓｉｓｔｉｖｉｔｙ）がより大きいこれら
の領域は、伸長された（ｅｘｔｅｎｄｅｄ）ソースおよ
びドレインと、ｐ−ドーピングが増強されたポケットと
を作成するための打ち込みにすでに使用したのと同じフ
ォトマスクを使用することにより、ヒ素または燐のよう
な、補償ｎ−ドーピング（ｃｏｍｐｅｎｓａｔｉｎｇ
ｎ−ｄｏｐｉｎｇ）のイオン打ち込みによって、ゲート
の画定（ｇａｔｅ ｄｅｆｉｎｉｔｉｏｎ）の後に形成
される。
【００１２】ＥＳＤイベントにおいては、抵抗率がより
大きいこれらの領域は、寄生横方向ｎｐｎバイポーラト
ランジスタ（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ｎ
ｐｎｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の電流利
得を増大し、従ってその局所化された破壊的な加熱によ
って熱的なブレークダウンを開始するに至るような電流
Ｉt2を増大し、これによってＥＳＤロバストネス（堅牢
性）（ｒｏｂｕｓｔｎｅｓｓ）が改善される。
【００１３】ゲート、ソースおよび基板の端子（ｓｕｂ
ｓｔｒａｔｅ ｔｅｒｍｉｎａｌ）が０Ｖにあり、また
ドレインがプラスの電位にあるとき、横方向バイポーラ
ｎｐｎトランジスタのＥＳＤイベントでの電流利得β
は、 β＝（Ｉd−Ｉgen）／（Ｉgen−Ｉsub） と定義され、ここで Ｉd ＝ドレイン電流 Ｉgen＝Ｉb＋Ｉsub Ｉb ＝基準電流 Ｉsub＝コレクタ接合（ｃｏｌｌｅｃｔｏｒ ｊｕｎｃ
ｔｉｏｎ）から基板を通って裏側の接点（ｂａｃｋｓｉ
ｄｅ ｃｏｎｔａｃｔ）に至る正孔電流である。
【００１４】抵抗率がより大きい領域が、トランジスタ
の基板であって、隣接する能動素子（ａｃｔｉｖｅ ｄ
ｅｖｉｃｅ）の動作に影響を与えることなくトランジス
タの機能を完全にすることを可能にすることは、本発明
の１つの局面である。
【００１５】本発明の別な局面は、より高い抵抗率をも
った領域が、ラッチアップ（ｌａｔｃｈ−ｕｐ）のロバ
ストネスを低下したりあるいは偶発的な基板電流で誘発
される、隣接するトランジスタのボディーバイアス（ｂ
ｏｄｙ ｂｉａｓｉｎｇ）を増大することなく、トラン
ジスタのＥＳＤ保護を改善することである。
【００１６】本発明の別な局面は、それがＰＭＯＳトラ
ンジスタにも同様に適用可能なことであり、半導体の導
電性のタイプおよびイオン打ち込みのタイプは簡単に逆
転される。
【００１７】ゲートを有する高電圧ＮＭＯＳトランジス
タの活性域（ａｃｔｉｖｅ ａｒｅａ）の下にある抵抗
率がより大きい領域を作成する方法は、トランジスタを
覆ってフォトレジスト層（ｐｈｏｔｏｒｅｓｉｓｔ ｌ
ａｙｅｒ）をデポジットするステップ、そしてトランジ
スタの活性域にわたるこの層の内にウインドーをあける
ステップ、ついで、このウインドーを通じてｎ−ドーピ
ングイオンをｐ−型半導体基板中に打ち込むステップ、
トランジスタの活性域から遠く離れたｐ−型半導体のそ
れより小さい正味のｐ−型ドーピング（ｎｅｔ ｐ−ｔ
ｙｐｅ ｄｏｐｉｎｇ）を有する深い領域を形成するス
テップ、を含む。この領域の好ましい深さは５０〜１５
０ｎｍである。深すぎる領域はより大きな打ち込みエネ
ルギーを必要とし、おそらく損傷が一層大きく、従っ
て、接合の漏洩電流または接合の隔離による故障（ｊｕ
ｎｃｔｉｏｎ ｉｓｏｌａｔｉｏｎ ｆａｉｌｕｒｅ）
はより大きいであろう。
【００１８】この高エネルギーイオン打ち込みが、新規
なフォトマスク段階の必要なしに実施されることは、本
発明の本質的な局面である。この経済的特徴のため、本
発明の追加的な高エネルギーイオン打ち込み段階は極め
て安価になる。
【００１９】本発明によって示される技術的有利性そし
てまた本発明のいくつかの局面は、添付の図面および添
付の特許請求の範囲に記載する新規な特質とともに考察
するなら、本発明の好ましい態様に関する以下の記載か
ら明白になるであろう。
【００２０】
【発明の実施の形態】本発明は、２００１年１月２３日
に受理の米国特許出願 ６０／２６３，６１９号明細書
（Salling,“Structure and Method of MOS Transistor
having Increased Substrate Resistance”）、および
２００１年５月２８日に受理の明細書（Nandakumar et
al.,“Method of Channel Implant for Improving NMOS
ESD Robustness”）に関連する。
【００２１】本発明のインパクトは既知の技術の欠点を
強調することにより最も容易に理解されうる。図１の略
解的な断面図は、ＥＳＤ保護回路中の普通に用いられる
集積回路（ＩＣ）の素子１００、つまりＥＳＤイベント
に際して横方向バイポーラｎｐｎトランジスタのモード
で動作し、また地面への低インピーダンスの電流経路を
供与するＮＭＯＳトランジスタを示す。このＩＣは『第
１導電性』型（“ｆｉｒｓｔ ｃｏｎｄｕｃｔｉｖｉｔ
ｙ”ｔｙｐｅ）の半導体の形に形作られ、図１の例では
この『第１導電性』はｐ−型であり、ＭＯＳトランジス
タはＮＭＯＳトランジスタであり、そして横方向バイポ
ーラトランジスタはｎｐｎトランジスタである。この製
造においては、第１導電性型の半導体は『基板』（“ｓ
ｕｂｓｔｒａｔｅ”）および『ウエル』（“ｗｅｌ
ｌ”）に由来する正味のドーピングによって作り上げら
れる。
【００２２】ここに規定する限り、『基板』という用語
は出発時の半導体ウエーハをさす。この製造において、
基板は典型的にｐ−型ドーピングを有する。明瞭にする
ために、このケースを、以下の考察のための基準として
やはり選定する。しかしながら、本発明は、そしてすべ
ての記載は、基板がｎ−型のドーピングを有する場合も
またカバーすることを強調せねばならない。図１におい
て、基板は１０１で示す。基板と同じ導電性タイプのエ
ピタキシャル層１０２が、必ずではないがしばしば、基
板１０１を覆ってデポジットされており、この場合、
『基板』という用語はエピタキシャル層１０２に出発時
の半導体１０１を加えたものを指す。図１について選定
した導電性の例の場合、ｐ−ウエル１０３は、局所化さ
れたアクセプタのイオン打ち込みおよびアニーリング
（ａｎｎｅａｌｉｎｇ）によって形成されている。ｎ−
プラスソース領域（ｎ−ｐｌｕｓ ｓｏｕｒｃｅ ｒｅ
ｇｉｏｎ）１０４（バイポーラトランジスタのエミッ
タ）およびドレイン領域１０５（バイポーラトランジス
タのコレクタ）は、ドナーの浅いイオン打ち込みによっ
て形成された。エミッタ１０４とコレクタ１０５との間
の表面は、ゲート酸化物層１０６によって覆われてい
る。層１０７、１０８、１０９および１１０はそれぞ
れ、ゲート、エミッタ、コレクタおよびウエーハの裏面
に対して金属接触（ｍｅｔａｌｌｉｃ ｃｏｎｔａｃ
ｔ）を提供する。
【００２３】図１は、エミッタ１０８、ゲート１０７お
よびウエーハの裏面１１０が地面の電位（０Ｖ）に電気
的に接続されていることをさらに示す。ＥＳＤイベント
によって惹起されるコレクタにおけるプラスの電圧スパ
イク（ｓｐｉｋｅ）は、コレクタ／ベース接合に対し逆
のバイアスを施し、ベースは基板１０１（いくつかのデ
バイスでは、エピタキシャル層１０２に基板１０１を加
えたもの）であり、空間電荷領域（ｓｐａｃｅ ｃｈａ
ｒｇｅ ｒｅｇｉｏｎ）の空乏層は１２０で示す。空乏
領域１２０中の電界がブレークダウンフィールド（降伏
電界）（ｂｒｅａｋｄｏｗｎ ｆｉｅｌｄ）を越えると
き、雪崩現象（ａｖａｌａｎｃｈｉｎｇ）が起きまた電
子／正孔の対が生成する。電子はコレクタ内に流入し、
また正孔はｐ−型ベースに流入する。
【００２４】この正孔電流Ｉsubは、コレクタ接合から
基板を通って裏面の接点１１０に流れ、抵抗体Ｒ−ｐｗ
ｅｌｌおよびＲ−ｓｕｂをめぐって電圧降下を惹起し、
これはエミッタ／ベース接合に対してプラスに（前方
に）バイアスをかける。このエミッタの前方バイアス
は、図１においてＲ−ｐｗｅｌｌおよびＲ−ｓｕｂのよ
うに略図的に示される電流経路上の抵抗体成分の合計に
等しい有効『基板抵抗』（“ｓｕｂｓｔｒａｔｅ ｒｅ
ｓｉｓｔａｎｃｅ”）に比例する。エミッタからベース
に注入される電子のうちコレクタの空乏層に到達するも
のが雪崩現象に寄与するであろう。
【００２５】電子の濃度は、電界に依存する雪崩現象の
乗法因子（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ｆａｃｔｏ
ｒ）に従って乗ぜられるであろう。得られるデバイスイ
ンピーダンスの減少は、バイポーラトランジスタの『タ
ーンオン』（“ｔｕｒｎ−ｏｎ”）に対応する、電流−
電圧特性における『スナップバック』２０１に反映され
る。図２はドレイン電圧Ｖ（線形目盛り表示）の関数と
して、コレクタ（またはドレイン）電流Ｉ（対数目盛り
表示）をプロットする。図２に示すように、このスナッ
プバック２０１は、関連するコレクタ／ドレイン電流が
Ｉt1であるコレクタ／ドレイン電圧Ｖt1で生起する。雪
崩現象の乗法因子が電界に依存するのは、安定な新たな
電流／電圧平衡２０２を確立する原因である。高い電子
注入レベルでは、ベース導電性のモジュレーション（ｍ
ｏｄｕｌａｔｉｏｎ）もまたデバイスのインピーダンス
をやはりプラスにするのに寄与する。横方向ｎｐｎトラ
ンジスタもまたマイナスのＥＳＤパルスに対して保護を
行うことを挙げねばならない。コレクタ１０５（図１
の）は、このときエミッタとして作用し、またＥＳＤ電
流を、裏面の基板接点１１０、およびこのとき逆にバイ
アスをかけられておりコレクタとして機能するエミッタ
１０４に逸らせる。
【００２６】デバイスの電流担持能力（電流容量）（ｃ
ｕｒｒｅｎｔ ｃａｒｒｙｉｎｇｃａｐａｂｉｌｉｔ
ｙ）は、雪崩現象のあるコレクタの空乏層における熱的
作用によって制約される。熱的なセカンドブレークダウ
ン（ｓｅｃｏｎｄ （ｔｈｅｒｍａｌ） ｂｒｅａｋｄ
ｏｗｎ）の開始（図２の２０３）には、多数の効果（固
有キャリア濃度の増加、キャリア移動性の低下、熱伝導
度の低下、およびトンネル電流に対する電位障壁（ｐｏ
ｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）の低下のような）が
寄与する。セカンドブレークダウンのトリガ電流（ｔｒ
ｉｇｇｅｒ ｃｕｒｒｅｎｔ）Ｉt2は、デバイスの設
計、特にドーピングプロフィールに対して極めて敏感で
ある。セカンドブレークダウンは接合の融解を生じ、ま
た漏洩電流の不可逆的な増大に至る。従ってこれは、デ
バイスの正規な動作のために回避されねばならない。
【００２７】抵抗体Ｒ−ｐｗｅｌｌおよび（または）Ｒ
−ｓｕｂを増大すると、エミッタのより早期のターンオ
ンにつながり、また雪崩現象のメカニズムの電流の寄与
の低下につながることを、図１からおよび図２に関する
上記の考察から結論づけることが、本発明にとって重要
である。このことは、セカンドブレークダウンの閾値電
流Ｉt2の増加に反映される。Ｋ．Ｂｏｃｋらによる上記
の文献中で指摘されたごとく、ｐ−ウエルの抵抗Ｒ−ｐ
ｗｅｌｌ、従ってＩt2はｐ−ウエルドーピングによって
変更することができる。しかしながら、ｐ−ウエル抵抗
を増大するための方法として、既知の技術はより少ない
基板（またはエピタキシャル）ドーピングあるいはより
少ない打ち込みドーズ量のみを推奨した。
【００２８】本発明は、ＭＯＳトランジスタの空乏領域
の下方そしてチャネルストップの上方に、少なくドーピ
ングされたｐ−−領域を形成してバイポーラ電流利得
（ｂｉｐｏｌａｒ ｃｕｒｒｅｎｔ ｇａｉｎ）βを改
善するために、ｐ−ウエル中への追加的な補償ｎ−型打
ち込み（ｃｏｍｐｅｎｓａｔｉｎｇ ｎ−ｔｙｐｅ ｉ
ｍｐｌａｎｔ）を開示する。
【００２９】本記載で規定するかぎり、『垂直』、『下
方』、『上方』、『浅い』、および『深い』、『頂部』
（“ｔｏｐ”）、『深さ』という幾何学的なあるいは位
置的な用語は、半導体の活性表面（ａｃｔｉｖｅ ｓｕ
ｒｆａｃｅ）を参照線として用いられる。この定義によ
ると、表面は『水平な』配向を有する。集積回路はこの
半導体の活性表面中に作成される。図１および３の略解
的な断面図はこれらの位置的相互関係を示す。
【００３０】本発明の修正されたｐ−ウエルドーピング
およびｐ−ウエル抵抗Ｒ−ｐｗｅｌｌの構造を、図３お
よび４に示し、また本発明によるＲ−ｐｗｅｌｌをつく
る融通がきき経済的である方法を図５〜１０に示す。図
示の例は、ＮＭＯＳトランジスタに関する実験的条件を
具体化するが、ＰＭＯＳトランジスタの条件についても
類似に考えることができる。
【００３１】図３は、一般に３００として示すＭＯＳト
ランジスタをその表面上に有するＩＣの小さな部分を、
本発明によるＩＣの製造工程のある段階において、簡単
化しまた略解的な（尺度が正しくない）仕方で示す。本
発明は半導体基板材料中に作り込まれるＮＭＯＳトラン
ジスタおよびＰＭＯＳトランジスタに適用される。この
場合、基板はｐ−型ドーピングの半導体ウエーハ３０１
（いくつかのデバイスの場合、これの上に、やはりｐ−
型ドーピングのエピタキシャル層３０２がデポジットさ
れている）を含む。簡明のために、本発明に関する記述
および考察はｐ−型半導体に関することとする。しかし
ながら、本発明はｎ−型基板が使用される場合にも適用
可能である。半導体材料は、シリコン、シリコンゲルマ
ニウム、ヒ化ガリウムまたはＩＣの製造で使用される他
の半導体材料であってよい。
【００３２】ＭＯＳトランジスタが作り込まれる半導体
基板の抵抗率は約１〜５０Ωｃｍの範囲にある（これ
は、エピタキシャル層の抵抗率でもある）。『第１』導
電性型のウエル３０３が基板中に作り込まれる。図３に
おいて、図示のｐ−ウエルをつくるためにフォトレジス
ト３３０中のウインドー３３０ａが使用され、他の回路
設計ではｐ−ウエルはさらに伸長されるであろう。ＮＭ
ＯＳトランジスタの場合、この『第１』導電性はｐ−型
を指し、ＰＭＯＳトランジスタの場合、ｎ−型を指す。
二酸化珪素の隔離トレンチ（ｉｓｏｌａｔｉｏｎ ｔｒ
ｅｎｃｈ）３０４は、ｐ−ウエル内の横方向トランジス
タの活性領域を画定する。ショートチャネルＭＯＳトラ
ンジスタのゲート３０５として、ポリ−シリコンまたは
他の導電性材料が通常選ばれ、ゲートの厚さ３０５ａは
普通１４０〜１８０ｎｍであり、幅３０５ｂは０．２μ
ｍより小さく、典型的には０．１μｍである。ゲート絶
縁体３０６（二酸化珪素、窒素化されたＳｉＯ2、な
ど）は０．５〜５ｎｍの物理的厚さを有する。
【００３３】図３は深いソース３１０および伸長された
ソース３１１を示し、さらに深いドレイン３１２および
伸長されたドレイン３１３を示す。伸長されたソースお
よびドレインは、図５〜１０に示す工程の流れの一部と
して、低エネルギー（ｌｏｗ−ｅｎｅｒｇｙ）の浅い打
ち込み（深さは典型的に２５〜４０ｎｍである）によっ
て、深いソースおよびドレインは中エネルギー（ｍｅｄ
ｉｕｍ−ｅｎｅｒｇｙ）の打ち込み（深さは典型的に１
００〜１４０ｎｍである）によって作製される。イオン
打ち込みによる製造の場合、フォトレジスト層３３０中
のウインドー３３０ａが使用され、ウインドー３３０ａ
はＭＯＳトランジスタの横方向の範囲（ｌａｔｅｒａｌ
ｅｘｔｅｔ）および活性域を決定する。導電性が中程
度のチャネルストップ層３２０を形成する追加的なｐ−
型打ち込み、およびゲートの直下の（図３には示さな
い）閾値調整打ち込み（ｔｈｒｅｓｈｏｌｄ ａｄｊｕ
ｓｔｉｍｐｌａｎｔ）のために同一のフォトレジストお
よびウインドーが使用される。
【００３４】図３は、浅いソース３１１の一部を取り囲
む増強されたｐ−ドーピング打ち込み領域３１４、およ
び浅いドレイン３１３の一部を取り囲む領域３１５をさ
らに示す。
【００３５】ゲート３０５を画定した後、本発明の高エ
ネルギーの補償ｎ−型打ち込みのためにウインドー３３
０ａがさらに使用される。この打ち込みは、２つの領域
３７０および３７１におけるウエルの抵抗率を、第１導
電性型の半導体の抵抗率の値より少なくとも１桁程度大
きい平均値に変更するために実施される。ついでなが
ら、フォトレジスト層３３０の厚さは、エネルギーのよ
り低い打ち込みを阻止するのに単に必要な厚さより厚い
ことに留意すべきである。フォトレジスト層の厚さは
１．５〜２．０μｍであるのが好ましい。エネルギーが
中程度の打ち込みに高エネルギー打ち込みが随伴するな
ら、ゲート構造の一部として非導電性の側壁（ｎｏｎ−
ｃｏｎｄｕｃｔｉｖｅ ｓｉｄｅｗａｌｌ）３５０が典
型的に存在する。
【００３６】図３の好ましい態様において、抵抗率のよ
り大きいこれらの領域３７０および３７１はおおまか
に、それぞれの浅い領域（それぞれ３１１および３１
３）の内側の境界から、それぞれの引っ込んだ領域（そ
れぞれ３１０および３１２）の内側の境界まで横方向に
伸びる。抵抗率がより大きい領域は、ソースの空乏領域
（３１１および３１０）およびドレインの空乏領域（３
１３および３１２）の直下のある深さからチャネルスト
ップ領域３２０の頂部あたりまで垂直に伸びる。
【００３７】補償打ち込み領域の位置に関する別な態様
を図４に一層詳細に示す。この場合、補償打ち込みの領
域は４７０および４７１によって示される。深いソース
３１０および伸長されたソース３１１、そしてまた深い
ドレイン３１２および伸長されたドレイン３１３もまた
示される。これから分かるように、深いソース３１０お
よび深いドレイン３１２はともに、それぞれの伸長され
た部分３１１および３１３に対して引っ込んでいる。伸
長されたソースおよびドレインを部分的に取り囲む、増
強されたｐ−ドーピング打ち込みの領域３１４（これら
の領域はしばしば『ポケット』（“ｐｏｃｋｅｔｓ”）
または『ハロ』（“ｈａｌｏｓ”）と称される）がさら
に示される。補償ｎ−型打ち込みの領域（従って、ｐ−
抵抗率がより大きい領域）４７０および４７１は、増強
されたｐ−ドーピングの領域３１４の中に位置する。ｐ
−抵抗率がより大きいこれらの領域はおおまかに、それ
ぞれの浅い領域３１１および３１３の内側の境界（それ
ぞれ３１１ａおよび３１３ａ）から、それぞれの引っ込
んだ領域３１０および３１２の内側の境界（それぞれ３
１０ａおよび３１２ａ）まで横方向に伸びる。ｐ−抵抗
率がより大きい領域は、ソースおよびドレインの空乏領
域（それぞれ３１１ｂおよび３１３ｂ）の直下のある深
さから増強されたｐ−ドーピングの領域（それぞれ３１
４ａおよび３１４ｂ）のほぼ境界まで垂直に伸びる。抵
抗率がより大きい領域３７０および３７１の深さは表面
から約３０〜５０ｎｍである。
【００３８】図４を図１と比較することにより、抵抗率
のより大きい領域４７０および４７１は、ＥＳＤイベン
トの場合に雪崩現象が予想される位置にあることが示さ
れる。従ってこれらの領域は、電流の波及（ｓｐｒｅａ
ｄｉｎｇ）およびβを増大し、従って、セカンドブレー
クダウンによる局所化された加熱を回避するのに最適に
位置している。
【００３９】ＮＭＯＳトランジスタの場合、第１導電性
型（ｐ−型）の半導体ウエルおよび基板（エピタキシャ
ル層をすべて含む）は、ホウ素、アルミニウム、ガリウ
ムおよびインジウムからなる群から選択されるドーピン
グ剤化学種を有する。第１導電性型の半導体内のソー
ス、ドレイン、これらの伸長部分（ｅｘｔｅｎｓｉｏ
ｎ）、および抵抗率がより大きい領域は、ヒ素、燐、ア
ンチモンおよびビスマスからなる群から選択されるドー
ピング剤化学種を有する。
【００４０】ＰＭＯＳトランジスタの場合、第１導電性
型（ｎ−型）の半導体ウエルは、ヒ素、燐、アンチモン
およびビスマスからなる群から選択されるドーピング剤
化学種を有する。第１導電性型の半導体内のソース、ド
レイン、これらの伸長部分、および抵抗率がより大きい
領域は、ホウ素、アルミニウム、ガリウム、インジウ
ム、およびリチウムからなる群から選択されるドーピン
グ剤化学種を有する。
【００４１】補償打ち込みのために好都合なドーズ量お
よびエネルギーの適確な選定は、ｐ−ウエルのバックグ
ラウンドおよびデバイスの動作条件に依存する。典型的
な条件の場合、好ましいドーズ量は２．０×１０12〜
５．０×１０12ｃｍ-2の範囲にあり、好ましいエネルギ
ーは１２０〜１６０ｋｅＶの範囲にある。達成される最
大のβは６０〜１００である。
【００４２】基板抵抗が増大したＩＣ ＭＯＳトランジ
スタを製造するための方法および工程の流れを、ＮＭＯ
Ｓトランジスタの例について、略解的で簡単化された図
５〜１０に概略示す。ＰＭＯＳトランジスタを製造する
には、類似の工程段階が適用される。
【００４３】以下に、ＮＭＯＳトランジスタの製造工程
を順を追って説明する。 （１）：基板としてｐ−型半導体５０１を選定する（図
５）。これはエピタキシャル材料であってよい。
【００４４】（２）：ＮＭＯＳトランジスタの活性域の
横方向の境界を画定するために、ｐ−型半導体５０１中
に非導電性電気的隔離領域５０４を形成する（図５）。
【００４５】（３）：第１のフォトマスク層６０１をデ
ポジットし、そしてその中にウインドー６０１ａをあ
け、隔離領域の間の部域の表面を露出する（図６）。
【００４６】（４）：露出された表面域に低エネルギー
のｐ−ドーピングイオンを打ち込み、閾値電圧を調整す
るのに好適な浅い層６０２を作製する（図６）。
【００４７】（５）：露出された表面域に高エネルギー
のｐ−ドーピングイオンを打ち込み、ｐ−ウエル６０３
を作製する（図６）。
【００４８】（６）：露出された表面域に中エネルギー
のｐ−ドーピングイオンを打ち込み、チャネルストップ
として好適な深い層６０４を作製する（図６）。
【００４９】（７）：第１のフォトレジスト層を除去す
る（図６）。
【００５０】（８）：ゲート誘電体７０１として好適な
二酸化珪素のような絶縁層を表面上に成長させ、上記の
トランジスタの部域を被覆する（図７）。
【００５１】（９）：ポリ−シリコンまたは他の導電性
材料の層を絶縁層上にデポジットする（図７）。
【００５２】（１０）：ポリ−シリコンの一部を保護し
そしてその残りをエッチングし、トランジスタのゲート
域７０２を画定する（図７）。
【００５３】（１１）：第２のフォトレジスト層をデポ
ジットしそしてその中にウインドーをあけ、隔離領域の
間の部域の表面を露出する（図８）。
【００５４】（１２）：露出された表面域に低エネルギ
ーでｎ−ドーピングイオンを打ち込み、トランジスタの
伸長されたソース８０１およびドレイン８０２として好
適なｎ−ドーピングされた浅い層をこの表面の下に作製
する（図８）。
【００５５】（１３）：中エネルギーでｐ−ドーピング
イオンを打ち込み、伸長されたソースおよびドレインの
ｎ−ドーピングされた浅い層８０１および８０２を部分
的に取り囲む増強されたｐ−ドーピング領域（『ポケッ
ト』、『ハロ』）８０３を作製する（図８）。
【００５６】（１４）：増強されたｐ−ドーピング領域
中に高エネルギーでｎ−ドーピングイオンを打ち込み、
部分的にｐ−ドーピングの補償を行い、これによって、
トランジスタの活性域から遠のいたｐ−型半導体のそれ
より少ない正味のｐ−ドーピングを有する領域８０４を
表面下の所定の深さに作製する（図８）。
【００５７】（１５）：第２のフォトレジスト層を除去
する（図８）。
【００５８】（１６）：窒化珪素または二酸化珪素のよ
うな絶縁体の適合する絶縁層を表面上にデポジットし、
そしてポリ−シリコンゲートの回りに側壁９０１だけが
残るようにこの絶縁層に方向性プラズマエッチング（ｄ
ｉｒｅｃｔｉｏｎａｌ ｐｌａｓｍａ ｅｔｃｈｉｎ
ｇ）を行う（図９）。
【００５９】（１７）：第３のフォトレジスト層をデポ
ジットしそしてその中にウインドーをあけ、そして隔離
領域の間の部域の表面を露出する（図９）。
【００６０】（１８）：露出された表面域に中エネルギ
ーでｎ−ドーピングイオンを打ち込み、トランジスタの
深いソース９０２およびドレイン９０３として好適な、
表面下で中程度の深さまで伸びるｎ−ドーピングされた
領域を作製する（図９）。
【００６１】（１９）：第３のフォトレジスト層を除去
する（図９）。
【００６２】（２０）：珪素化合物１００１、１００２
および１００３を生成し、接点を形成し、そして金属化
物をデポジットする（図１０）。
【００６３】高エネルギー打ち込みを高温度でアニーリ
ングする工程段階を追加することが推奨できる。もちろ
ん、工程段階は、中エネルギーでｎ−ドーピングイオン
を打ち込む工程段階の後に、高エネルギーでｎ−ドーピ
ングイオンを打ち込むことにより変更することができ
る。
【００６４】本発明の方法に従ってＰＭＯＳトランジス
タを製造するために、導電性のタイプを逆にして、上記
の工程段階が類似の方法で適用される。
【００６５】集積回路の選定されたｎ−型半導体領域中
に増大された基板抵抗を有するＰＭＯＳトランジスタを
この集積回路の表面に作製する方法は、次のステップを
含む。すなわち、前記ＰＭＯＳトランジスタの活性域の
横方向の境界を画定するために、前記ｎ−型半導体中に
非導電性電気的隔離領域を形成するステップ、第１のフ
ォトマスク層をデポジットし、そしてその中にウインド
ーをあけ、この隔離領域の間の部域の表面を露出するス
テップ、この露出された表面域に低エネルギーのｎ−ド
ーピングイオンを打ち込み、閾値電圧を調整するのに好
適な浅い層を作製するステップ、この露出された表面域
に高エネルギーのｎ−ドーピングイオンを打ち込み、ｎ
−ウエルを作製するステップ、この露出された表面域に
中エネルギーのｎ−ドーピングイオンを打ち込み、チャ
ネルストップとして好適な深い層を作製するステップ、
前記第１のフォトレジスト層を除去するステップ、ゲー
ト誘電体として好適な二酸化珪素のような絶縁層をこの
表面上に成長させ、トランジスタ域を被覆するステッ
プ、ポリ−シリコンまたは他の導電性材料の層をこの絶
縁層上にデポジットするステップ、前記ポリ−シリコン
の一部を保護しそしてその残りをエッチングし、前記ト
ランジスタのゲート域を画定するステップ、第２のフォ
トレジスト層をデポジットしそしてその中にウインドー
をあけ、前記隔離領域の間の部域の表面を露出するステ
ップ、この露出された表面域に低エネルギーでｐ−ドー
ピングイオンを打ち込み、前記トランジスタの伸長され
たソースおよびドレインとして好適なｐ−ドーピングさ
れた浅い層をこの表面の下に作製するステップ、この伸
長されたソースおよびドレインの回りにｎ−ドーピング
イオンを打ち込み、この伸長されたソースおよびドレイ
ンの回りに増強されたｎ−ドーピングのポケットを形成
するステップ、この露出された表面域に高エネルギーの
補償ｐ−ドーピングイオンを打ち込み、前記トランジス
タの活性域から遠のいたｎ−型半導体のそれより少ない
正味のｎ−型ドーピングを有する領域を前記の表面下の
所定の深さに作製するステップ、前記第２のフォトレジ
スト層を除去するステップ、窒化珪素または二酸化珪素
のような絶縁体の適合する絶縁層を前記の表面上にデポ
ジットし、そしてポリ−シリコンゲートの回りに側壁だ
けが残るようにこの絶縁層に方向性プラズマエッチング
を行うステップ、第３のフォトレジスト層をデポジット
しそしてその中にウインドーをあけ、そして前記隔離領
域の間の部域の表面を露出するステップ、この露出され
た表面域に中エネルギーでｐ−ドーピングイオンを打ち
込み、このトランジスタの深いソースおよびドレインと
して好適な、前記の表面下の中程度の深さまで伸びるｐ
−ドーピングされた領域を作製するステップ、及び前記
第３のフォトレジスト層を除去するステップ、を含む。
【００６６】例示的な実施態様を参照して本発明を記載
してきたが、本記載は限定的な意味に解されるべきでな
い。例示的な実施態様の種々の変形および組み合わせ、
そしてまた本発明の他の実施態様は、本記載を参照する
なら当業者にとって明白であろう。従って、添付の特許
請求の範囲はこのような変形および実施態様をいずれも
包含すると考えられる。
【図面の簡単な説明】
【図１】図１は、横方向ＭＯＳトランジスタの簡略化さ
れた図式的断面図であって、静電気放電イベントにおけ
る電流の流れを示す。
【図２】図２は、直線的尺度でのドレイン電圧の関数と
しての、対数尺度でのドレイン（コレクタ）電流の図式
的プロットであり、セカンドブレークダウン現象の開始
を示す。
【図３】図３は、本発明による高エネルギーイオン打ち
込みのために開けたフォトレジストウィンドーを有する
横方向ＭＯＳトランジスタの断面図を図式的に示す。
【図４】図４は、本発明の補償イオン打ち込みの領域を
図式的ではあるが一層詳細に示す。
【図５】図５は、本発明のデバイスを作製するのに用い
る一連の工程の一段階を示す。
【図６】図６は、本発明のデバイスを作製するのに用い
る一連の工程の一段階を示す。
【図７】図７は、本発明のデバイスを作製するのに用い
る一連の工程の一段階を示す。
【図８】図８は、本発明のデバイスを作製するのに用い
る一連の工程の一段階を示す。
【図９】図９は、本発明のデバイスを作製するのに用い
る一連の工程の一段階を示す。
【図１０】図１０は、本発明のデバイスを作製するのに
用いる一連の工程の一段階を示す。
【図１１】図１１は、本発明のデバイスを作製する逐次
工程を示す。
フロントページの続き (72)発明者 ソン ゾーア アメリカ合衆国 テキサス、ダラス、 フ ランクフォード ロード 7421、アパート メント 2633 (72)発明者 ヤンミン キム アメリカ合衆国 テキサス、アレン、 ロ ーン スター コート 1422 Ｆターム(参考） 5F038 BH05 BH06 BH07 BH13 BH18 EZ13 EZ20 5F140 AA34 AA38 AB07 AC09 BA01 BA05 BA07 BA16 BC06 BD05 BD09 BF04 BF11 BF18 BG08 BG12 BG14 BG51 BG53 BH14 BH21 BH35 BH36 BJ01 BJ08 BK02 BK13 BK22 CB04 CB08 CF04 DA08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 各々の側面が隔離領域によって区切られ
    また集積回路の表面の下方でチャネルストップ領域によ
    って区切られている少なくとも１つの横方向ＭＯＳトラ
    ンジスタを前記表面に有する、第１導電性型の半導体で
    作製される集積回路であって、 導電性型が反対である２つの領域を前記表面にそれぞれ
    含むソースおよびドレインであって、前記２つの領域の
    １つは浅くそしてトランジスタのゲートまで伸びてお
    り、これら領域の他の１つはより深くそして前記ゲート
    から引っ込んでおり、これらは一緒になって前記トラン
    ジスタの活性域を画定しまた逆にバイアスをかけられる
    とき空乏領域を有する、上記ソースおよびドレイン、 前記の浅い領域であって、第１導電性型の増強されたド
    ーピング打ち込み領域によって部分的に取り囲まれてい
    る、上記浅い領域、 第１導電性型の別な半導体領域であって、前記の増強さ
    れたドーピング領域の各々の中に位置し、半導体の残り
    の部分より大きい抵抗率を有し、各々の前記の浅い領域
    の内側の境界から各々の前記の引っ込んだ領域の内側の
    境界までそれぞれおおまかに横方向に伸びている、上記
    別な半導体領域、及び 前記の抵抗率の大きい領域であって、前記ソースおよび
    ドレインの空乏領域の直下のある深さから前記チャネル
    ストップ領域のほぼ頂部まで垂直に伸びている、上記抵
    抗率の大きい領域、を含む、上記第１導電性型の半導体
    で作製される集積回路。
  2. 【請求項２】 前記第１導電性型の半導体が、ホウ素、
    アルミニウム、ガリウムおよびインジウムからなる群か
    ら選択されるドーピング剤化学種を有する一方、前記第
    １導電性型の半導体内のソース、ドレイン、それらの伸
    長部分、および抵抗率がより大きい領域が、ヒ素、燐、
    アンチモンおよびビスマスからなる群から選択されるド
    ーピング剤化学種を有する、請求項１に記載の集積回
    路。
  3. 【請求項３】 前記第１導電性型の半導体が、抵抗率が
    約１〜５０Ωｃｍの範囲内のｎ−型シリコンからつくら
    れ、また前記ソース、ドレイン、及びそれらの伸長部分
    がｐ−型シリコンからつくられる、請求項１に記載の集
    積回路。
  4. 【請求項４】 前記第１導電性型の半導体が、ヒ素、
    燐、アンチモン、ビスマスおよびリチウムからなる群か
    ら選択されるドーピング剤化学種を有する一方、前記第
    １導電性型の半導体内のソース、ドレイン、それらの伸
    長部分、および抵抗率がより大きい領域が、ホウ素、ア
    ルミニウム、ガリウム、インジウムおよびリチウムから
    なる群から選択されるドーピング剤化学種を有する、請
    求項１に記載の集積回路。
  5. 【請求項５】 前記ゲートが約０．２μｍより小さい狭
    い寸法を有する、請求項１に記載の集積回路。
  6. 【請求項６】 前記の抵抗率がより大きい領域が、横方
    向バイポーラトランジスタの利得を増強し、従って、ラ
    ッチアップロバストネスを低下したり、あるいは偶発的
    な基板電流で誘発される、隣接するトランジスタのボデ
    ィーバイアスを増加したりすることなく、前記のＭＯＳ
    トランジスタのＥＳＤ保護を増強し、特に、熱的なブレ
    ークダウンが開始に至るのに必要な電流を増大させる、
    請求項１に記載の集積回路。
  7. 【請求項７】 ソースおよびドレインのそれぞれの伸長
    された領域および引っ込んだ領域の内側の境界の間を横
    方向に伸び、またこのソースおよびドレインの空乏領域
    の直下からチャネルストップ領域のほぼ頂部まで垂直に
    伸びる、ＮＭＯＳトランジスタの活性域の下の選定され
    た領域におけるｐ−型半導体の抵抗率を増加する方法で
    あって、 前記トランジスタを覆ってフォトレジスト層をデポジッ
    トし、そして前記トランジスタの活性域の上においてこ
    の層の中にウインドーをあけるステップ、及びこのウイ
    ンドーを通じて補償ｎ−ドーピングイオンを前記ｐ−型
    半導体に高エネルギーで打ち込み、前記トランジスタの
    活性域から遠のいた前記ｐ−型半導体のそれより少ない
    正味のｐ−型ドーピングを有する深い領域を作製するス
    テップ、を含む、上記ｐ−型半導体の抵抗率を増加する
    方法。
  8. 【請求項８】 集積回路の選定されたｐ−型半導体領域
    中に増大された基板抵抗を有するＮＭＯＳトランジスタ
    をこの集積回路の表面に作製する方法であって、 前記ＮＭＯＳトランジスタの活性域の横方向の境界を画
    定するために、前記ｐ−型半導体中に非導電性電気的隔
    離領域を形成するステップ、 第１のフォトマスク層をデポジットし、そしてその中に
    ウインドーをあけ、前記隔離領域の間の部域の表面を露
    出するステップ、 この露出された表面域に低エネルギーのｐ−ドーピング
    イオンを打ち込み、閾値電圧を調整するのに好適な浅い
    層を作製するステップ、 この露出された表面域に高エネルギーのｐ−ドーピング
    イオンを打ち込み、ｐ−ウエルを作製するステップ、 この露出された表面域に中エネルギーのｐ−ドーピング
    イオンを打ち込み、チャネルストップとして好適な深い
    層を作製するステップ、 前記第１のフォトレジスト層を除去するステップ、 ゲート誘電体として好適な二酸化珪素のような絶縁層を
    この表面上に成長させ、トランジスタ域を被覆するステ
    ップ、 ポリ−シリコンまたは他の導電性材料の層をこの絶縁層
    上にデポジットするステップ、 前記ポリ−シリコンの一部を保護しそしてその残りをエ
    ッチングし、前記トランジスタのゲート域を画定するス
    テップ、 第２のフォトレジスト層をデポジットしそしてその中に
    ウインドーをあけ、前記隔離領域の間の部域の表面を露
    出するステップ、 この露出された表面域に低エネルギーでｎ−ドーピング
    イオンを打ち込み、前記トランジスタの伸長されたソー
    スおよびドレインとして好適なｎ−ドーピングされた浅
    い層をこの表面の下に作製するステップ、 この伸長されたソースおよびドレインの回りにｐ−ドー
    ピングイオンを打ち込み、この伸長されたソースおよび
    ドレインの回りに増強されたｐ−ドーピングのポケット
    を形成するステップ、 この露出された表面域に高エネルギーの補償ｎ−ドーピ
    ングイオンを打ち込み、前記トランジスタの活性域から
    遠のいたｐ−型半導体のそれより少ない正味のｐ−型ド
    ーピングを有する領域を前記の表面下の所定の深さに作
    製するステップ、 前記第２のフォトレジスト層を除去するステップ、 窒化珪素または二酸化珪素のような絶縁体の適合する絶
    縁層を前記の表面上にデポジットし、そしてポリ−シリ
    コンゲートの回りに側壁だけが残るようにこの絶縁層に
    方向性プラズマエッチングを行うステップ、 第３のフォトレジスト層をデポジットしそしてその中に
    ウインドーをあけ、そして前記隔離領域の間の部域の表
    面を露出するステップ、 この露出された表面域に中エネルギーでｎ−ドーピング
    イオンを打ち込み、このトランジスタの深いソースおよ
    びドレインとして好適な、前記表面下の中程度の深さま
    で伸びるｎ−ドーピングされた領域を作製するステッ
    プ、及び前記第３のフォトレジスト層を除去するステッ
    プ、を含む、上記ＮＭＯＳトランジスタを集積回路の表
    面に作製する方法。
  9. 【請求項９】 ソースおよびドレインのそれぞれの伸長
    された領域および引っ込んだ領域の内側の境界の間を横
    方向に伸び、またソースおよびドレインの空乏領域の直
    下のある深さからチャネルストップ領域のほぼ頂部まで
    垂直に伸びる、ＰＭＯＳトランジスタの活性域の下の選
    定された領域におけるｎ−型半導体の抵抗率を増加する
    方法であって、 前記トランジスタを覆ってフォトレジスト層をデポジッ
    トし、そして前記トランジスタの上記活性域の上におい
    てこの層の中にウインドーをあけるステップ、及びこの
    ウインドーを通じて補償ｎ−ドーピングイオンを前記ｎ
    −型半導体に高エネルギーで打ち込み、前記トランジス
    タの活性域から遠のいた前記ｎ−型半導体のそれより少
    ない正味のｎ−型ドーピングを有する深い領域を作製す
    るステップ、を含む、上記ｎ−型半導体の抵抗率を増加
    する方法。
  10. 【請求項１０】 集積回路の選定されたｎ−型半導体領
    域中に増大された基板抵抗を有するＰＭＯＳトランジス
    タをこの集積回路の表面に作製する方法であって、 前記ＰＭＯＳトランジスタの活性域の横方向の境界を画
    定するために、前記ｎ−型半導体中に非導電性電気的隔
    離領域を形成するステップ、 第１のフォトマスク層をデポジットし、そしてその中に
    ウインドーをあけ、この隔離領域の間の部域の表面を露
    出するステップ、 この露出された表面域に低エネルギーのｎ−ドーピング
    イオンを打ち込み、閾値電圧を調整するのに好適な浅い
    層を作製するステップ、 この露出された表面域に高エネルギーのｎ−ドーピング
    イオンを打ち込み、ｎ−ウエルを作製するステップ、 この露出された表面域に中エネルギーのｎ−ドーピング
    イオンを打ち込み、チャネルストップとして好適な深い
    層を作製するステップ、 前記第１のフォトレジスト層を除去するステップ、 ゲート誘電体として好適な二酸化珪素のような絶縁層を
    この表面上に成長させ、トランジスタ域を被覆するステ
    ップ、 ポリ−シリコンまたは他の導電性材料の層をこの絶縁層
    上にデポジットするステップ、 前記ポリ−シリコンの一部を保護しそしてその残りをエ
    ッチングし、前記トランジスタのゲート域を画定するス
    テップ、 第２のフォトレジスト層をデポジットしそしてその中に
    ウインドーをあけ、前記隔離領域の間の部域の表面を露
    出するステップ、 この露出された表面域に低エネルギーでｐ−ドーピング
    イオンを打ち込み、前記トランジスタの伸長されたソー
    スおよびドレインとして好適なｐ−ドーピングされた浅
    い層をこの表面の下に作製するステップ、 この伸長されたソースおよびドレインの回りにｎ−ドー
    ピングイオンを打ち込み、この伸長されたソースおよび
    ドレインの回りに増強されたｎ−ドーピングのポケット
    を形成するステップ、 この露出された表面域に高エネルギーの補償ｐ−ドーピ
    ングイオンを打ち込み、前記トランジスタの活性域から
    遠のいたｎ−型半導体のそれより少ない正味のｎ−型ド
    ーピングを有する領域を前記の表面下の所定の深さに作
    製するステップ、 前記第２のフォトレジスト層を除去するステップ、 窒化珪素または二酸化珪素のような絶縁体の適合する絶
    縁層を前記の表面上にデポジットし、そしてポリ−シリ
    コンゲートの回りに側壁だけが残るようにこの絶縁層に
    方向性プラズマエッチングを行うステップ、 第３のフォトレジスト層をデポジットしそしてその中に
    ウインドーをあけ、そして前記隔離領域の間の部域の表
    面を露出するステップ、 この露出された表面域に中エネルギーでｐ−ドーピング
    イオンを打ち込み、このトランジスタの深いソースおよ
    びドレインとして好適な、前記の表面下の中程度の深さ
    まで伸びるｐ−ドーピングされた領域を作製するステッ
    プ、及び前記第３のフォトレジスト層を除去するステッ
    プ、を含む、上記ＰＭＯＳトランジスタを集積回路の表
    面に作製する方法。
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