JP2000200694A - 静電気放電装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 大電流能力を有するＥＳＤ保護装置を提供す
る。 【解決手段】 静電気放電（ＥＳＤ）による劣化に対処
する保護装置としての応用のための横型ｎｐｎトランジ
スタの大電流能力は、アバランシェを起こしているｐｎ
接合からウエハの裏面コンタクト（１０）へ流れるコレ
クタ電流が通る材料の電気抵抗値を調節することによっ
て改善される。第２スレッショルド電流改善で表現して
４という因子が報告されている。２つの打ち込みシーケ
ンスが記述されており、それらはプロセス工程の総数を
増やすことなく、それらの改善を達成するために局所的
なマスキングと標準的な打ち込み条件を適用する。ｐウ
エルエンジニアリングの原理はＳＣＲタイプの装置を採
用するＥＳＤ保護装置にも拡張される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路およ
び製造の分野に関するものであって、更に詳細には集積
回路中の静電気放電（ＥＳＤ）保護に関する。

【０００２】

【従来の技術】集積回路中のＥＳＤ保護の分野に関する
総合報告はアメラセケラ（Ａｍｅｒａｓｅｋｅｒａ）著
“シリコン集積回路中のＥＳＤ（ＥＳＤ ｉｎ Ｓｉｌ
ｉｃｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ
ｓ）”（１９９５年ジョンワイリー・アンド・ソンズ
社）および１９９３年５月発行のＰｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ ｔｈｅ ＩＥＥＥ 第８１巻、第５号のペー
ジ６９０−７０２記載のＣ．ダヴリー（Ｄｕｖｖｕｒ
ｙ）等による“ＥＳＤ：ＩＣ技術に関して浸透する信頼
性への関心（ＥＳＤ：Ａ Ｐｅｒｖａｓｉｖｅ Ｒｅｌ
ｉａｂｉｌｉｔｙ Ｃｏｎｃｅｒｎ ｆｏｒ ＩＣ Ｔ
ｅｃｈｎｏｌｏｇｉｅｓ）”に述べられている。

【０００３】シリコン集積回路におけるＥＳＤ現象は、
より高い動作速度、より低い動作電圧、より高い実装密
度、およびコスト削減に対する要求がすべての装置寸法
縮小を促すにつれて重要度を増している。これは一般的
に、より薄い誘電体層、より急峻なドーピング遷移を伴
うより高いドーピングレベル、およびより高い電界、損
傷をもたらすＥＳＤ事象に対する感度増大に寄与するす
べての因子を包含する。

【０００４】核となるトランジスタを独立に最適化しな
がら、周辺の入力／出力回路に対してより高い動作電圧
を維持する柔軟性を提供するために、二重電圧チップア
ーキテクチャが導入されつつある。このこともＥＤＳ保
護回路の複雑さを増やしている。

【０００５】

【発明の解決しようとする課題】装置の複雑さが増大す
るこの環境においてコストを削減しようという挑戦は、
最少数のプロセス工程、最少数のフォトマスクを使用
し、標準化されたプロセス条件を適用することを可能な
限り最大限に推進することを包含する。付加的なイオン
打ち込み条件あるいは打ち込み種の使用等の付加的なプ
ロセス工程または新しいプロセス条件を導入せずに、従
来のＥＳＤ保護回路を改善することには問題がある。

【０００６】ＥＳＤ保護回路において最も普通に使用さ
れる部品の１つはＮＭＯＳトランジスタであり、それは
ＥＳＤ事象の間は横型のバイポーラｎｐｎトランジスタ
のモードで動作して、アースへの低インピーダンスの電
流経路を提供する。図１はそのような横型ｎｐｎトラン
ジスタの断面を模式的に示す。ｐ形シリコン基板１上に
エピタキシャルのｐ形シリコン層２が成長せられ、局所
的なアクセプタイオン打ち込みおよびアニーリングによ
ってｐウエル３が形成されている。ｎプラスコレクタ領
域４およびエミッタ領域５がドナーの浅いイオン打ち込
みによって形成された。エミッタ５とコレクタ４との間
の表面はゲート酸化物層６によって覆われる。層７、
８、９、および１０はそれぞれ、ゲート、エミッタ、コ
レクタ、およびウエハの裏面への金属的なコンタクトを
提供する。

【０００７】本発明を説明するために、図２を参照して
まず横型ｎｐｎトランジスタの動作について説明しよ
う。エミッタ、ゲート、およびウエハ裏面はアースへつ
ながれる。ＥＳＤ事象によって引き起こされるようなコ
レクタにおける正の電圧スパイクは、コレクタ／ベース
接合（ベースはエピタキシャル層に基板を加えたもの）
に逆バイアスを供給する。空乏領域の電界が降伏電界を
超えるときにはアバランシェが発生する。アバランシェ
機構によって電子／正孔対が形成される。電子はコレク
タ中へ流れ、正孔はｐ形ベース中へ流れる。この正孔電
流はコレクタ接合から基板を通って裏面コンタクトへ流
れて、エミッタ／ベース接合に対して正の、すなわち順
方向のバイアスを発生する。このエミッタ順バイアスは
電流経路中の抵抗性部品の合計に比例して、それは図２
にＲ−ＰＷＥＬＬおよびＲ−ＳＵＢとして模式的に示さ
れている。エミッタからベース中へ注入される電子のう
ちで、コレクタ空乏層へ到達するものはアバランシェ機
構に寄与するであろう。電子の密度は、電界に依存する
アバランシェ増倍因子Ｍに従って倍増されよう。この結
果低減される装置のインピーダンスは装置の電流・電圧
特性中に“スナップバック（ｓｎａｐ ｂａｃｋ）”と
して反映される。図３に示されるように、バイポーラト
ランジスタの“ターンオン”に対応する“スナップバッ
ク”は、付随するコレクタ電流Ｉｔ１を伴ってコレクタ
電圧Ｖｔ１において発生する。アバランシェ増倍因子の
電界依存性は、新しい安定な電流／電圧平衡状態の確立
に責任がある。高い電子注入レベルにおいては、ベース
伝導度変調もまた装置インピーダンスを再び正にするこ
とに寄与する。注意すべきことは、横型ｎｐｎトランジ
スタは、負のＥＳＤパルスに対しても保護するというこ
とである。図１を参照すると、ここではコレクタ４はエ
ミッタとして働き、ＥＳＤ電流を裏面の基板コンタクト
１０と、ここではコレクタとして働く逆バイアスされた
エミッタ５とへ迂回させる。

【０００８】この装置の電流運搬能力はアバランシェを
起こしているコレクタ空乏層の熱的効果によって制限さ
れる。真性キャリア濃度ｎｉの増大、キャリア移動度の
減少、熱伝導度の減少、およびトンネル電流に対する電
位障壁の低下を含む多数の効果が第２の（熱的）降伏の
開始に寄与する。図３にＩｔ２として示したこの第２降
伏のトリガー電流は、装置設計、すなわちドーピング分
布に非常に敏感であり、しばしばプロセスモニターとし
て使用される。第２降伏の結果、接合の溶融や漏れ電流
の非可逆的増大が発生する。これは通常の装置動作に関
しては回避されなければならない。

【０００９】異なるＥＳＤ応用に関して、この装置の降
伏電圧は調節しなければならない。米国特許第５，５３
９，２３３号はコレクタおよびベース領域のドーピング
分布を制御するための特殊なイオン打ち込み工程の応用
について述べており、それによって装置の降伏電圧を選
べるようになっている。

【００１０】

【課題を解決するための手段】本発明はＥＳＤ事象の間
に横型ｎｐｎバイポーラトランジスタモードで動作する
ＮＭＯＳトランジスタの大電流能力を改善するための方
法を提供する。第２降伏のトリガー電流は、アバランシ
ェを起こしているコレクタ／ベースのｐｎ接合とシリコ
ンチップの裏面にある基板コンタクトとの間の材料の抵
抗を調節することによって持ち上げられる。局所的なイ
オン打ち込み工程を適用してこれらの改善を実現する。
２つの好適実施例では打ち込み工程を標準的なプロセス
の流れの中から適用しており、プロセス工程の合計数を
増やす必要はない。本発明の原理はまたＳＣＲタイプの
ＥＳＤ保護回路に応用できる。

【００１１】

【発明の実施の形態】図２を参照して、正孔電流がどの
ようにアバランシェを起こしているコレクタ／ベース接
合から発生し、ウエハの裏面コンタクトへ流れ、抵抗Ｒ
−ｐｗｅｌｌおよびＲ−ｓｕｂの両端に電圧降下を引き
起こし、それがエミッタ／ベース接合を順バイアスする
かについて説明した。これらの抵抗の抵抗値を増やせば
エミッタはより早期にターンオンし、アバランシェ機構
の電流低減の寄与につながる。このことは第２降伏スレ
ッショルド電流Ｉｔ２の増大に反映される。達成された
特性改善の実験結果が図４に示されており、それは正規
化された測定値Ｉｔ２を正規化されたｐウエルの抵抗値
の関数として示している。１．５倍だけ抵抗値が増大す
ることで、４．５倍ものＩｔ２の改善が得られた。

【００１２】図５に表されるデータは、ｐウエルイオン
打ち込みのドーズに対する正規化されたｐウエル測定抵
抗値の依存性を示す。ｐウエル抵抗値は、より低い打ち
込みドーズを選ぶことによって４倍以上も増大させるこ
とができる。

【００１３】コスト抑制に理由から、新しいあるいは付
加的なプロセス工程を導入することなしで、最適な抵抗
値範囲を得ることが望ましい。図６は、２つの動作電圧
用のトランジスタを備えるＣＭＯＳ ＩＣの製造時に普
通に使用されるイオン打ち込み工程の模式的リストを表
す。目的、模式的深さおよびドーズ特性、および図７−
９に示されたこれらの打ち込みおよび深さの表記がリス
トアップされている。詳細には、Ｎ−ｗｅｌｌ打ち込み
はＮウエルを生成し、Ｐ−ｗｅｌｌ打ち込みはＰウエル
を生成し、Ｖｔｎ１打ち込みはＮＭＯＳ装置のスレッシ
ョルド電圧Ｖｔｎを設定し、Ｖｐｔｎ打ち込みはＮＭＯ
Ｓ装置のパンチスルーを防止し、ＣＳｎ打ち込みは寄生
ＮＭＯＳのチャネルストップであり、Ｖｔｎ２打ち込み
は低電圧ＮＭＯＳ装置用のスレッショルド電圧を更に調
節し、Ｖｔｐ打ち込みはＰＭＯＳ装置用のスレッショル
ド電圧を設定し、Ｖｐｔｐ打ち込みはＰＭＯＳ装置のパ
ンチスルーを防止し、そしてＣＳｐ打ち込みは寄生ＰＭ
ＯＳのチャネルストップである。

【００１４】ＥＳＤ装置を備えるＣＭＯＳ構造を製造す
るための標準的な打ち込みプロセスフローが図７に模式
的に示されており、それは低電圧ＮＭＯＳ装置用のシリ
コン基板（プラスエピ層）を“ＬＶ ｎＭＯＳ”とし、
高電圧ＮＭＯＳおよびＥＳＤ装置を“ＥＳＤ／ＨＶ ｎ
ＭＯＳ”とし、更にＰＭＯＳ装置を“ｐＭＯＳ”として
ラベル付けている。打ち込みは次のようになっている。
ｎウエルエリアをマスクして覆い、次に５００ｋｅＶで
約３．５×１０¹³／ｃｍ²のドーズでホウ素のＰ−ｗｅ
ｌｌ打ち込みを行ってｐウエルを形成する。次に、ｎウ
エルエリアをマスクで覆ったままで、ｎチャネル打ち込
みＶｔｎ１（２０ｋｅＶでドーズ３×１０¹²／ｃｍ²の
ホウ素）、Ｖｐｔｎ（７０ｋｅＶでドーズ７×１０¹²／
ｃｍ²のホウ素）、およびＣＳｎ（１６０ｋｅＶでドー
ズ４×１０¹²／ｃｍ²のホウ素）を実行する。二重電圧
設計に対しては、低電圧エリアへの打ち込みＶｔｎ２
（より多いホウ素）が第２のスレッショルド電圧Ｖｔｎ
２を設定する。アバランシェを起こしているＥＳＤ装置
の正孔電流Ｉｓｕｂは、Ｐ−ｗｅｌｌ、Ｖｔｎ１、Ｖｐ
ｔｎ、およびＣＳｎの打ち込みによってドープされた材
料を通り、エピタキシャル層２（図１）を通って、最終
的には基板を通って流れる。そのような構造に関して観
測されるような第２降伏スレッショルド電流の典型的な
値はＩｔ２＝５ｍＡ／マイクロメートルである。

【００１５】ｐウエル抵抗値を制御するために局所的な
打ち込みを使用し、図５のデータに従って打ち込み条件
を選ぶアプローチの他に、好適実施例の方法はプロセス
工程数を増やすことなしに“Ｒ−ｐｗｅｌｌ”の値を増
大させる。特に、図８は第１の好適実施例を示している
が、ｐウエルおよびｎチャネル打ち込み、すなわち、Ｐ
−ｗｅｌｌ、Ｖｔｎ１、Ｖｐｔｎ、およびＣＳｎ打ち込
みの間はＥＳＤ領域（図８の“ＥＳＤ ｎＭＯＳ”）を
マスクで覆ったままであるが、高電圧ＮＭＯＳ装置用の
領域にはそれらの打ち込みが施される。ＥＳＤ保護領域
には浅いＶｔｎ２打ち込みだけが施される。この打ち込
みは、横型ｎｐｎトランジスタのコレクタおよびエミッ
タが形成されるエリアのドーピングを設定するために用
いられる。後続のｐチャネル打ち込み工程は未変更のま
まで、ＥＳＤ領域はマスクで覆われる。基板の電流経路
となる材料のドーピングレベルは、この時点で、その中
へ本構造が構築されているｐ形エピタキシャル層のドー
ピングレベルと、基板のドーピングレベルとによって決
まる。

【００１６】図９は、基板の電流経路の抵抗値を増大さ
せるための手段として、カウンタードーピングあるいは
補償を行う第２好適実施例の方法を示す。ＥＳＤ保護領
域は図７と同じように処理されて、Ｐ−ｗｅｌｌ打ち込
みと、ｎチャネル打ち込みＶｔｎ１、Ｖｐｔｎ、および
ＣＳｎとが施される。このエリアはＶｔｎ２打ち込みの
間はマスクで覆われる。しかし、ＥＳＤ保護領域には、
Ｎ−ｗｅｌｌ打ち込み、およびｐチャネル打ち込みＶｔ
ｐ、Ｖｐｔｐ、およびＣＳｐも施される。これらの打ち
込みは、それぞれ、８２５ｋｅＶでドーズ４×１０¹³／
ｃｍ²、５０ｋｅＶでドーズ３×１０¹²／ｃｍ²、１５０
ｋｅＶでドーズ４×１０¹²／ｃｍ²、および３４０ｋｅ
Ｖでドーズ２×１０¹²／ｃｍ²のリンでよい。このカウ
ンタードーピングは正味のキャリア濃度を減少させ、そ
れによって抵抗値を増大させる。

【００１７】別の好適実施例のウエル形成方法は、ま
ず、マスクなしで低ドーズのホウ素を打ち込んでブラン
ケットなｐウエルを形成する。次にＥＳＤ領域および核
となるｎウエル領域をマスクで覆って高ドーズのホウ素
を打ち込み、核となるｐウエルを形成する。そして最後
にＥＳＤ領域および核となるｐウエル領域をマスクで覆
って高ドーズのリンを打ち込み、核となるｎウエルを形
成する。これはｎウエルを形成するためのカウンタード
ーピングであり、マスクを節約できる。

【００１８】更に、好適実施例の、ＥＳＤ保護装置の特
性を強化するためにｐウエル抵抗値を制御することはＳ
ＣＲタイプの保護装置にも適用される。図１０Ａおよび
１０Ｂは、それぞれ横型ＰＮＰＮ構造および等価回路の
断面を模式的に示す。トリガー特性は、内部抵抗Ｒ−Ｓ
ＵＢおよびＲ−ＮＷＥＬＬによって強く影響される。図
１０Ｂを調べれば分かるように、それらの値が増大すれ
ばＳＣＲタイプ装置の順方向ブレークオーバー電圧は低
減される。より少ない打ち込みあるいはカウンタードー
ピングのいずれかによって、ＮＭＯＳ領域と比べてＥＳ
Ｄ領域の正味キャリア濃度が低いという特徴を保持した
ままで、上述の好適実施例を修正することには、打ち込
みドーズおよびエネルギーを変えることと工程の順序を
変更することとが含まれる。このようにすれば、表面か
ら下方へチャネルストップ打ち込みを過ぎてＥＳＤ領域
を通るドーピング分布は、図８の好適実施例に関するＮ
ＭＯＳチャネル領域を通っての対応するドーピング分布
よりも低くなる。そして図９の好適実施例に関するＥＳ
Ｄ領域を通るドーピング分布は、本質的に、それらの対
応するチャネル領域を通るＮＭＯＳとＰＭＯＳの分布の
差分（正味）である。

【００１９】以上の説明に関して更に以下の項を開示す
る。 （１）集積回路であって、（ａ）シリコン基板、（ｂ）
前記基板の表面から垂直方向へ第１および第２のドーピ
ング分布を有する第１および第２のｐウエル領域であっ
て、前記第１のｐウエル領域がＮＭＯＳ装置を含んでお
り、前記第２のｐウエル領域がＥＳＤ保護装置を含んで
おり、ここにおいて、前記第２のドーピング分布が前記
表面近くの前記第１ドーピング分布よりも少ない第１お
よび第２のｐウエル領域、および（ｃ）ｎウエル領域で
あって、ＰＭＯＳ装置を含んでいるｎウエル領域、を含
む集積回路。

【００２０】（２）集積回路であって、（ａ）シリコン
基板、（ｂ）前記基板の表面から垂直方向に第１および
第２のドーピング分布を有する第１および第２のｐウエ
ル領域であって、前記第１のｐウエル領域がＮＭＯＳ装
置を含んでおり、前記第２のｐウエル領域がＥＳＤ保護
装置を含んでいる第１および第２のｐウエル領域、およ
び（ｃ）ｎウエル領域であって、前記方向に第３のドー
ピング分布を有し、ＰＭＯＳ装置を含んでおり、ここに
おいて、前記第２のドーピング分布が前記表面付近での
前記第１ドーピング分布と前記第３ドーピング分布との
差分であるｎウエル領域、を含む集積回路。

【００２１】（３）静電気放電（ＥＳＤ）による劣化に
対処する保護装置として応用するための横型ｎｐｎトラ
ンジスタの大電流能力は、アバランシェを起こしている
ｐｎ接合からウエハの裏面コンタクトへ流れるコレクタ
電流が通る材料の電気抵抗値を調節することによって改
善される。第２スレッショルド電流改善で表現して４と
いう因子が報告されている。２つの打ち込みシーケンス
が記述されており、それらはプロセス工程の総数を増や
すことなく、それらの改善を達成するために局所的なマ
スキングと標準的な打ち込み条件を適用する。ｐウエル
エンジニアリングの原理はＳＣＲタイプの装置を採用す
るＥＳＤ保護装置にも拡張される。

【００２２】関連特許出願へのクロスリファレンス 本出願の譲渡人に譲渡された下記の同時係属出願は関連
する主題事項を開示している：1998年8月4日付けの米国
特許出願第６０／０８１，１１９号（ＴＩ−２５８４
４）。

【図面の簡単な説明】

【図１】従来技術に従うＮＭＯＳ横型バイポーラトラン
ジスタの模式的断面図。

【図２】従来技術に従う横型ｎｐｎバイポーラトランジ
スタの動作中の内部的物理部品および電流の模式図。

【図３】本発明実施形態における、横型ｎｐｎトランジ
スタのＩ−Ｖ特性の模式図。

【図４】本発明実施形態における、第２降伏のスレッシ
ョルド電流と基板の抵抗率との関係を示すグラフ。

【図５】本発明実施形態における、打ち込みドーズの関
数として示した正規化されたＰ−ＷＥＬＬ抵抗値を示す
グラフ。

【図６】本発明実施形態における、ＣＭＯＳ ＩＣを作
製するために使用される打ち込み工程を示すリスト。

【図７】本発明実施形態における、横型ｎｐｎトランジ
スタを製造するための標準的なプロセスフローの模式
図。

【図８】本発明の一好適実施形態を示す模式図。

【図９】本発明の別の好適実施形態を示す模式図。

【図１０】Ａ，Ｂは、ＳＣＲタイプの保護回路好適実施
形態の模式図。

【符号の説明】

１ ｐ形シリコン基板 ２ ｐ形エピタキシャル層 ３ ｐ形ウエル ４ ｎプラスコレクタ領域 ５ エミッタ領域 ６ ゲート酸化物層 ７ ゲートコンタクト ８ エミッタコンタクト ９ コレクタコンタクト １０ ウエハ裏面コンタクト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 (72)発明者 ビカス グプタ アメリカ合衆国 テキサス、ダラス、 ビ リッジ ベンド ドライブ 6061、ナンバ ー 706 (72)発明者 スタントン ピー、アシュバーン アメリカ合衆国 テキサス、マッキニイ、 サマー トリー 2825

Claims (1)

【特許請求の範囲】
1. 【請求項１】 集積回路であって、 （ａ）シリコン基板、 （ｂ）前記基板の表面から垂直方向へ第１および第２の
   ドーピング分布を有する第１および第２のｐウエル領域
   であって、前記第１のｐウエル領域がＮＭＯＳ装置を含
   んでおり、前記第２のｐウエル領域がＥＳＤ保護装置を
   含んでおり、ここにおいて、前記第２のドーピング分布
   が前記表面近くの前記第１ドーピング分布よりも少ない
   第１および第２のｐウエル領域、および （ｃ）ｎウエル領域であって、ＰＭＯＳ装置を含んでい
   るｎウエル領域、を含む集積回路。