CN112447845B - 一种半导体器件的制作方法和半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件的制作方法和半导体器件，所述制作方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构；执行轻掺杂源漏离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成轻掺杂源漏区；执行袋区离子注入，以在所述轻掺杂源漏区底部形成袋型离子注入区；执行源漏离子注入，以在所述栅极两侧的所述半导体衬底中形成源漏区，其中，所述轻掺杂源漏区、所述袋型离子注入区和所述源漏区共同构成在所述栅极结构下方具有倾斜的形貌的源漏极。根据本发明的在半导体器件的制作方法和半导体器件相同的面积下，能拥有更高的电流能力(传输线脉冲测试的电流能力)，因而比常规工艺制作的具有较高的鲁棒性。

Description

一种半导体器件的制作方法和半导体器件
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件的制作方法和半导体器件。
背景技术
GGNMOS(GateGroundedNMOS)是常用的ESD防护器件，典型的GGNMOS器件如图1所示，其包括半导体衬底100，在半导体衬底100中形成有P阱101和N阱102，其中GGNMOS器件形成在P阱101中，在半导体衬底100上形成有栅极结构103，在栅极结构103两侧的半导体衬底100中还形成有源极104和漏极105，其中栅极结构103和源极104和衬底的引出端106一起构成GGNMOS器件的阳极，漏极105单独引出作为阴极，在衬底引出端106和源极104、漏极105之间分别设置有隔离结构107。当ESD浪涌出现在阳极时，漏极105和衬底中的P阱101组成的二极管反偏，浪涌达到一定大小会使该二极管发生雪崩击穿，产生的雪崩电流流过P阱101，由于P阱具备电阻，产生压降；当产生的压降超过源极104和P阱101之间的二极管的开启电压，会使该二极管正偏。这样，NMOS管的寄生NPN开启，泄放ESD电流，直到浪涌消失，从而起到静电保护的效果。
为满足ESD(Electro-StaticDischarge，静电释放)鲁棒性(robustness，过ESD电流能力)设计的要求，通常需要比普通器件大十倍甚至几十倍的layout(版图)面积；此外，GGNMOS在BCD(Bi-polarCMOSDMOS)工艺上面流片，为了工艺兼容性和节约掩模版(mask)资源，不会特别增加有益于提高ESD保护能力的注入层次。一种典型的形成上述GGNMOS器件的方法包括：提供P型半导体衬底；在所述半导体衬底上形成P型阱区，在所述P型阱区上方形成栅极结构；执行N型源漏离子注入以形成位于栅极结构两侧的半导体衬底中的源漏极；在所述半导体衬底上形成通孔，所述通孔用以填充导电材料以将所述源漏极和所述栅极结构接电引出；执行ESD离子注入，以在所述源漏极下方形成P型离子注入区，从而降低NMOS漏极与P型阱区之间的击穿电压。当ESD现象发生在NMOS器件的漏极时，漏极接触孔下面的PN结首先被击穿，静电放电电流便会由该PN结界面泄放掉，因此该NMOS器件漏极不会因为静电尖端放电的现象而被静电损伤。但是，源漏极的形成过程中，为防止电流集中在表面，采用包含倾斜离子注入的源漏离子注入，形成的源漏极在栅极结构下方的具有较垂直的形貌，以增大导电面积，如图1B所示，使得源漏极底部的电流路径(如图1B中P2所示)较大，大于源漏极表面的电流路径(如图1B中P1所示)，使得静电放电时电流更容易集中表面，单位面积过电流保护能力较低。
因此，有必要提供一种新的半导体器件的制造方法和半导体器件，用以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制作方法，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构；
执行轻掺杂源漏离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成轻掺杂源漏区；
执行袋区离子注入工艺，以在所述轻掺杂源漏区底部形成袋型离子注入区；
执行源漏离子注入工艺，以在所述栅极两侧的所述半导体衬底中形成源漏区，其中，所述轻掺杂源漏区、所述袋型离子注入区和所述源漏区共同构成在所述栅极结构下方具有倾斜的形貌的源漏极。
示例性地，所述源漏离子注入工艺为垂直离子注入。
示例性地，在所述执行袋区离子注入工艺之后所述执行源漏离子注入工艺之前，还包括在所述栅极结构两侧形成间隙壁的结构。
示例性地，所述轻掺杂源漏离子注入工艺注入的能量范围为45-60KeV，注入的剂量范围为1-2E13cm-3。
示例性地，所述袋区离子注入工艺为倾斜离子注入。
示例性地，所述袋区离子注入工艺注入的能量范围为45-60KeV，注入的剂量范围为3-5E12cm-3。
示例性地，所述轻掺杂源漏离子注入工艺和所述袋区离子注入工艺在同一图案化的掩膜下进行离子注入。
示例性地，所述半导体衬底为P型半导体衬底，所述半导体器件为GGNMOS器件。
本发明还提供了一种半导体器件，采用上任意一项所述的制作方法制作。
根据本发明的半导体器件的制作方法和半导体器件，在源漏极所述栅极结构下方具有倾斜的形貌，从而使源漏极底部的电流路径更短，使更大比例的电流从源漏极底部流过，表面电流更不容易集中而达到电流峰值，当出现热击穿时，需要更高的过电流。因此在相同的面积下，能拥有更高的电流能力，因而具有高的鲁棒性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A和图1B为一种GGNMOS器件的结构示意图；
图2A-图2E为根据本发明的一个实施例的半导体器件的制作方法和半导体器件中形成的器件的结构示意图；
图3为根据本发明的一个实施例的半导体器件的制作方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的一种老年生活垃圾填埋场晚期渗滤液处理方法和装置。显然，本发明的施行并不限于半导体制造领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
实施例一
为了解决现有技术中的问题，本发明提供了半导体器件的制作方法和半导体器件，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构；
执行轻掺杂源漏离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成轻掺杂源漏区；
执行袋区离子注入，以在所述轻掺杂源漏区底部形成袋型离子注入区；
执行源漏离子注入，以在所述栅极两侧的所述半导体衬底中形成源漏区，其中，所述轻掺杂源漏区、所述袋型离子注入区和所述源漏区共同构成在所述栅极结构下方具有倾斜的形貌的源漏极。
下面参考图2A-图2E和图3对根据一种半导体器件的制作方法进行示例性说明，其中图2A-图2E为根据本发明的一个实施例的半导体器件的制作过程中形成的器件的结构示意图；图3为根据本发明的一个实施例的半导体器件的制作方法的流程图。
首先参看图3，执行步骤S1：提供半导体衬底，在所述半导体衬底上形成有栅极结构。
如图2A所示，提供半导体衬底200，在半导体衬底200上形成有栅极结构，栅极结构包括栅介电层201和栅极材料层202。
示例性地，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
根据本发明的一个示例，形成的半导体器件为GGNMOS器件，提供的半导体衬底为P型半导体衬底。示例性地，P型半导体衬底可以是通过离子注入或者扩散工艺形成的具有P型阱区的衬底。示例性地，P型半导体衬底还可以是通过离子掺杂气相外延等工艺形成在半导体衬底上的掺杂层。
在本实施例中，P型半导体衬底为通过扩散工艺形成在Si衬底中的P型掺杂的离子阱，掺杂浓度为1×1014/cm3～2×1014/cm3。
示例性地，在半导体衬底上形成栅极结构的步骤包括：通执行热氧化工艺在所述半导体衬底表面形成热氧化层；执行化学气象沉积工艺在所述半导体衬底表面形成多晶硅材料层；最所述热氧化层和所述多晶硅材料层执行图案化工艺以形成所述栅介电层201和栅极材料层202。
需要理解的是，上述在半导体衬底200表面形成栅极结构的方法仅仅是示例性地，任何形成栅极结构的方法均适用于本发明。
在根据本发明的一个示例中，在半导体衬底200中还形成有N型掺杂的离子阱，隔离结构等本领域技术人员所熟知的结构，在此不再赘述。
接着，继续参看图3，执行步骤S2：执行轻掺杂源漏离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成轻掺杂源漏区。
如图2B所示，执行轻掺杂源漏(LDD)离子注入工艺后，在栅极结构两侧的半导体衬底200中形成轻掺杂源区204和轻掺杂漏区203。一方面抑制热电子效应，另一方面为高浓度的源漏区掺杂提供扩散缓冲层。
示例性地，所述执行轻掺杂源漏离子注入工艺的步骤包括，在所述半导体衬底上形成图案化的掩膜以露出拟形成源漏区的区域；执行轻掺杂源漏离子注入，以在所述半导体衬底中所述拟形成源漏区的区域中形成轻掺杂源漏离子注入区。其中，形成所述图案化的掩膜的过程包括形成沉积或涂覆形成光刻胶层，执行光刻工艺形成所述图案化的掩膜。上述过程为本领域技术人员所熟知的过程，在此不再赘述。
在根据本发明的示例中，所述半导体衬底为P型半导体衬底，所述轻掺杂源漏离子注入工艺为N型掺杂。示例性地，所述轻掺杂源漏离子注入工艺注入的离子为P离子，注入的能量范围为45-60KeV，注入的剂量范围为1-2E13cm-3。在根据本发明的一个示例中，所述轻掺杂源漏离子注入工艺为P离子注入，注入能量为50KeV，注入剂量为1.5E13cm-3。
接着，继续参看图3，执行步骤S3：执行袋区离子注入，以在所述轻掺杂源漏区底部形成袋型离子注入区。
如图2C所示，执行袋区(pocket或halo)离子注入工艺之后，在半导体衬底200中形成分别位于轻掺杂源区204和轻掺杂漏区203下方的靠近所述栅极结构一侧的袋型(pocket或halo)离子注入区205。
在根据本发明的示例中，所述半导体衬底为P型半导体衬底，所述轻掺杂源漏离子注入工艺为P型掺杂。在形成源漏极之前形成袋型注入区，可以在后续形成源漏极之后改变半导体衬底中局部掺杂浓度，避免因为半导体器件尺寸的减小带来源漏区贯通而使器件失去栅控制性。
示例性地，所述执行袋区离子注入工艺的步骤包括，在所述半导体衬底上形成图案化的掩膜以露出拟形成源漏区的区域；执行袋区离子注入，以在所述半导体衬底中所述拟形成源漏区的区域中形成袋型离子注入区。其中，形成所述图案化的掩膜的过程包括形成沉积或涂覆形成光刻胶层，执行光刻工艺形成所述图案化的掩膜。上述过程为本领域技术人员所熟知的过程，在此不再赘述。
在根据本发明的一个示例中，上述步骤S2中的轻掺杂离子注入和本步骤S3中的袋区离子注入由于都是向源漏区执行离子注入，可以使用同一道掩膜版以及同一掩膜，节省光刻版的同时节省工艺步骤。
示例性地，所述袋区离子注入工艺为倾斜离子注入，所述P型掺杂为B离子注入，注入的能量范围为45-60KeV，注入的剂量范围为3-5E12cm-3。在根据本发明的一个示例中，所述袋区离子注入工艺为B离子注入，倾斜角度为45°，注入能量为50KeV，注入剂量为4E12cm-3。
接着，继续参看图3，执行步骤S4：执行源漏离子注入，以在所述栅极两侧的所述半导体衬底中形成源漏区。
示例性地，在形成所述源漏极之前在所述栅极结构两侧形成间隙壁。
如图2D所示，在执行源漏离子注入之前，在栅极结构两侧形成间隙壁206。间隙壁206避免后续重掺杂的源漏离子注入进入到栅极结构下方的沟道区域，抑制热电子效应。
示例性地，所述间隙壁可以采用氮化硅、氧化硅或者氮氧化硅等介质材料。
示例性地，形成所述间隙壁的步骤包括：首先，在所述半导体衬底上工程机形成氮化硅层，接着，在所述氮化硅层上形成图案化的掩膜层；接着，以所述图案化的研磨层为掩膜，对所述氮化硅层进行刻蚀，以露出所述半导体衬底和栅极结构，形成如图2D所示的间隙壁206。
形成间隙壁后，执行源漏离子注入工艺，形成源漏区。继续参看图2D，执行离子注入工艺后形成源区208和漏区207。
根据本发明，形成的轻掺杂源漏区、袋型离子注入区和源漏区共同构成源漏极，由于袋型离子注入区位于半导体衬底中轻掺杂源漏区底部靠近栅极结构的一侧，阻止了垂直离子注入形成的源漏区的横向扩展，使得最终形成的源漏极在栅极结构下方具有倾斜的形貌。如图2E所示，漏极209在栅极结构下方具有倾斜的形貌，在后期静电放电过程中，漏极底部的电流路径(如图2E中P2所示)较小，漏极底部的串联电阻较小，使得静电放电更多的电流通过漏极底部流通，此时，表面电流更不容易集中而达到电流峰值，因此在相同的面积下，需要更高的ESD脉冲才能使表面处达到热击穿使器件失效，具体表现为更高的电流能力，具有高的鲁棒性。
示例性地，所述源漏离子注入工艺为垂直离子注入工艺。所述半导体衬底为P型半导体衬底，所述源漏离子注入工艺为N型掺杂。由于源漏离子注入工艺采用垂直离子注入工艺，而略去传统工艺中的倾斜离子注入工艺，使得源漏区深度减小，最终形成的源漏极位于栅极下方的区域具有倾斜的形貌，如图2E所示，静电放电过程中，漏极底部的电流路径(如图2E中P2所示)小于表面电流路径(如图2E中P1所示)，即在ESD静电保护过程中，漏极表面电阻大，底部电阻小，从而静电放电更多的电流通过漏极底部流通，增加漏极底部的导电面积，减少漏极表面的导电面积，使得表面电流更不容易集中而达到电流峰值。同时，根据本发明，由于仅仅采用垂直离子注入工艺，而略去倾斜离子注入工艺，减少了工艺步骤，进一步节省了工艺成本。
在根据本发明的一个示例中，示例性地，所述源漏离子注入工艺为As离子注入，注入能量为2KeV，注入剂量为5E14cm-3。在根据本发明的一个示例中，执行多次垂直离子注入以形成所述源漏区。
示例性地，所述执行源漏离子注入工艺的步骤包括，在所述半导体衬底上形成图案化的掩膜以露出拟形成源漏区的区域；执行源漏离子注入，以在所述半导体衬底中所述拟形成源漏区的区域中形成源漏区。其中，形成所述图案化的掩膜的过程包括形成沉积或涂覆形成光刻胶层，执行光刻工艺形成所述图案化的掩膜。上述过程为本领域技术人员所熟知的过程，在此不再赘述。
在根据本发明的一个示例中，上述步骤S2中的轻掺杂离子注入和本步骤S3中的袋区离子注入由于都是向源漏区执行离子注入，可以使用同一道掩膜版，节省光刻版。
在根据本发明的一个示例中，本步骤S4中的源漏离子注入与上述步骤S2中的轻掺杂离子注入和步骤S3中的袋区离子注入由于都是向源漏区执行离子注入，可以使用同一道掩膜版，节省工艺步骤。
至此，已经对根据本发明的一种半导体器件的制造方法进行了示例性说明。在根据本发明的一个实例中，还包括在所述半导体衬底表面形成介质层，在所述介质层中形成接触通孔，以及在所述接触通孔中填充金属材料以将所述栅极结构所述源漏极电接出等步骤。根据本发明，通过在半导体器件中形成由所述轻掺杂源漏区、所述袋型离子注入区和所述源漏区共同构成的在所述栅极结构下方具有倾斜的形貌的源漏极，使得在静电放电过程中，漏极底部的电流路径较小，漏极底部的串联电阻较小，从而使静电放电中更多的电流通过漏极底部流通，此时，表面电流更不容易集中而达到电流峰值，因此在相同的面积下，需要更高的ESD脉冲才能使表面处达到热击穿使器件失效，具体表现为更高的电流能力，因而具有高的鲁棒性。
实施例二
本发明还提供了一种半导体器件，采用如实施例一所述的方法制造，包括半导体衬底、位于所述半导体衬底上的栅极结构，位于所述栅极结构两侧的所述半导体衬底中的源漏极，所述源漏极由轻掺杂源漏区、袋型离子注入区和源漏区共同构成，在所述栅极结构下方具有倾斜的形貌。
示例性地，所述半导体衬底为P型半导体衬底，所述半导体器件为GGNMOS器件。
由于源漏极在所述栅极结构下方具有倾斜的形貌的源漏极，使得在静电放电过程中，漏极底部的电流路径较小，从而使静电放电中更多的电流通过漏极底部流通，此时，表面电流更不容易集中而达到电流峰值，因此在相同的面积下，能拥有更高的电流能力，具有高的鲁棒性。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制作方法，所述半导体器件为GGNMOS器件，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构；
执行轻掺杂源漏离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成轻掺杂源漏区；
执行袋区离子注入工艺，以在所述轻掺杂源漏区底部形成袋型离子注入区；
执行源漏离子注入工艺，以在所述栅极两侧的所述半导体衬底中形成源漏区，其中，所述轻掺杂源漏区、所述袋型离子注入区和所述源漏区共同构成在所述栅极结构下方具有倾斜的形貌的源漏极，所述源漏极的表面电阻大，底部电阻小，在静电放电过程中，漏极底部的电流路径小于表面电流路径。
2.如权利要求1所述的制作方法，其特征在于，所述源漏离子注入工艺为垂直离子注入。
3.如权利要求1所述的制作方法，其特征在于，在所述执行袋区离子注入工艺之后所述执行源漏离子注入工艺之前，还包括在所述栅极结构两侧形成间隙壁的结构。
4.如权利要求1所述的制作方法，其特征在于，所述轻掺杂源漏离子注入工艺注入的能量范围为45-60KeV，注入的剂量范围为1-2E13cm-3。
5.如权利要求1所述的制作方法，其特征在于，所述袋区离子注入工艺为倾斜离子注入。
6.如权利要求1所述的制作方法，其特征在于，所述袋区离子注入工艺注入的能量范围为45-60KeV，注入的剂量范围为3-5E12cm-3。
7.如权利要求1所述的制作方法，其特征在于，所述轻掺杂源漏离子注入工艺和所述袋区离子注入工艺在同一图案化的掩膜下进行离子注入。
8.如权利要求1所述的制作方法，其特征在于，所述半导体衬底为P型半导体衬底。
9.一种半导体器件，其特征在于，采用如权利要求1所述的制作方法制作。
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