CN106024629A - 具有掺杂分布的半导体晶体管器件 - Google Patents

具有掺杂分布的半导体晶体管器件 Download PDF

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Abstract

本发明提供了晶体管以及用于形成晶体管的方法。该方法包括：在晶体管沟道区域中执行至少一个注入操作，然后在引入进一步的掺杂杂质之前在注入区域上方形成碳化硅/硅复合膜。具有小倾斜角度的晕环注入操作用于在晶体管沟道的边缘处形成高掺杂浓度的区域以缓解短沟道效应。晶体管结构在与栅极介电质的衬底界面处包括降低的掺杂杂质浓度并且在表面下方大约10nm至50nm具有峰值浓度。掺杂分布在晶体管沟道的相对端处具有高掺杂杂质浓度区域。

Description

具有掺杂分布的半导体晶体管器件
相关申请的参考
本申请是2011年11月3日提交的美国专利申请13/288,201的部分继续申请，其内容结合于此作为参考。
技术领域
本发明总体涉及半导体领域，更具体地，涉及晶体管及其制造方法。
背景技术
本公开涉及半导体器件及其制造方法。晶体管是集成电路和其他半导体器件中经常使用的部件。晶体管用于放大或切换电信号并为集成电路或其他半导体器件提供功能。晶体管可以是具有N型晶体管沟道的N型晶体管或具有P型晶体管沟道的P型晶体管。晶体管可使用各种技术和材料形成。向晶体管的沟道区域中引入掺杂杂质以直接影响晶体管器件的功能和性能。小心地控制掺杂杂质的特性和位置(即，掺杂分布)。
多个单独的处理操作组合使用来形成晶体管器件的结构特征并在晶体管沟道和诸如源极/漏极区域的其他区域中以适当的浓度等级引入和放置掺杂杂质。这些处理操作中的任何波动都能引起晶体管器件的变化和性能劣化。这对于将掺杂杂质引入和放置在晶体管沟道和其他区域(诸如源极/漏极区域)中的操作尤其如此。
发明内容
根据本发明的一个方面，提供了一种用于形成晶体管的方法，包括：在半导体衬底的晶体管区域中形成凹部；将具有第一杂质类型的杂质引入至所述晶体管区域中；在所述晶体管区域中的沟道区域上方形成碳化硅层；在所述碳化硅层上方形成硅层；在所述沟道区域上方的所述硅层上方形成栅极介电质；在所述沟道区域上方的所述栅极介电质上方形成栅电极；以及当与所述沟道区域相邻的所述硅层的表面露出时，执行成角度的离子注入以在所述沟道区域的边缘处将具有所述第一杂质类型的附加杂质引入所述半导体衬底。
优选地，所述凹部具有大约5nm至大约30nm的深度。
优选地，利用大约2keV至大约20keV的能量执行引入所述杂质的步骤。
优选地，所述晶体管是n-MOSFET，并且引入步骤提供大约1012cm-3至大约9×1013cm-3的杂质浓度。
优选地，所述晶体管是p-MOSFET，并且引入步骤提供大约1012cm-3至大约5×1013cm-3的杂质浓度。
优选地，所述硅层具有大约5nm至大约30nm的厚度。
根据本发明的另一方面，提供了一种用于形成晶体管的方法，包括：在半导体衬底的晶体管区域中形成凹部；在所述晶体管区域中的沟道区域上方形成第一碳化硅层；在所述第一碳化硅层上方形成SiB或SiP层；在所述SiB或SiP层上方形成第二碳化硅层；在所述第二碳化硅层上方形成硅层；在所述沟道区域上方的所述硅层上方形成栅极介电质；在所述沟道区域上方的所述栅极介电质上方形成栅电极；以及在所述晶体管区域中执行梯度注入。
优选地，所述凹部具有大约5nm至大约30nm的深度。
优选地，所述SiB或SiP层具有大约1020cm-3以下的本征硼或磷浓度。
优选地，所述SiB或SiP层具有大约2nm至大约15nm的厚度。
优选地，所述梯度注入具有大约2keV至大约14keV的能量。
优选地，该方法还包括：在形成所述栅电极和执行所述梯度注入之间执行轻掺杂漏极注入。
根据本发明的又一方面，提供了一种晶体管，包括：半导体衬底，具有晶体管区域，所述晶体管区域中具有凹部，所述衬底在所述晶体管区域中具有第一杂质类型的杂质；碳化硅层，位于所述晶体管区域上方的沟道区域上方；硅层，位于所述碳化硅层上方；栅极介电质，位于所述沟道区域上方的所述硅层上方；栅电极，位于所述沟道区域上方的所述栅极介电质上方；第一杂质类型的附加杂质，位于所述沟道区域的边缘处的所述半导体衬底中；以及与所述第一类型相反的第二类型的杂质的梯度注入剂量，位于所述晶体管区域的源极和漏极区域中。
优选地，所述凹部具有大约5nm至大约30nm的深度。
优选地，所述硅层具有大约5nm至大约30nm的厚度。
优选地，所述晶体管具有轻掺杂漏极区域，所述轻掺杂漏极区域具有大约1015cm-3或更少的杂质剂量。
优选地，所述附加杂质具有大约1013cm-3或更少的浓度。
优选地，所述碳化硅层具有大约1％或更少的碳原子百分比。
优选地，所述栅极介电质包括高k介电材料。
优选地，所述晶体管在衬底的上表面下方的大约20nm至大约30nm处具有峰值掺杂杂质浓度。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据本公开一些示例性实施例的用于晶体管形成的示例性膜结构的截面图；
图2A至图2H是示出根据本公开一些实施例的用于形成晶体管器件的处理操作的序列的截面图；
图3是根据本公开一些示例性实施例的示例性晶体管的截面图；
图4是根据本公开一些示例性实施例的根据示例性晶体管沟道的深度绘制掺杂浓度的示图；
图5和图6是根据本公开一些示例性实施例的绘制横跨晶体管沟道的掺杂浓度的示图；
图7是根据本公开一些实施例的方法的流程图；
图8A至图8I是示出根据本公开一些实施例的用于在图7的方法中形成晶体管器件的处理操作的截面图；
图9是示出根据本公开一些实施例的图8I的器件沟道中的杂质浓度的示图；
图10是示出根据本公开一些实施例的作为图8I的器件的沟道区域中心处的深度的函数的杂质浓度分布的示图；
图11是根据本公开一些实施例的方法的流程图；
图12A至图12H是示出根据本公开一些实施例的用于在图11的方法中形成晶体管器件的处理操作的截面图；
图13是根据本公开一些实施例的方法的流程图；
图14A至图14J是示出根据本公开一些实施例的用于在图14的方法中形成晶体管器件的处理操作的截面图；
图15A是示出根据本公开一些实施例的在图12H的器件的沟道和源极/漏极区域中的杂质浓度的示图；
图15B是沿着图15A的线15B-15B的掺杂浓度的示图；
图15C是沿着图15A的线15C-15C的泄露电流(Iboff)的示图；以及
图15D是示出根据本公开一些实施例的图14J的器件的沟道和源极/漏极区域中的杂质浓度的示图。
具体实施方式
本公开提供了半导体晶体管和用于形成半导体晶体管的方法，其利用具有膜堆叠件的沟道区域，其中膜堆叠件包括设置在晶体管的衬底沟道区域上方的至少一个外延形成的半导体材料层。晶体管沟道掺杂有掺杂杂质，一些杂质在形成膜堆叠件之前引入而一些杂质在形成膜堆叠件之后引入，定制晶体管沟道中的掺杂物的分布。定制的掺杂物分布包括位于晶体管沟道和栅极介电质之间的界面处减小的沟道掺杂物杂质浓度，并且还包括位于晶体管沟道的每个相对端处的高浓度的掺杂物杂质区域。根据一些示例性实施例，小倾斜角用于在沟道的边缘处形成高掺杂浓度“晕环”杂质区域。作为所使用形成技术的结果，如此形成的晶体管耐受处理操作的变化并耐受在减小沟道长度以增加晶体管的集成度和操作速度时发生的短沟道效应。
图1是示出了半导体衬底1的截面图，其中晶体管区域3设置在两个STI(浅沟槽隔离)结构5之间。根据示例性实施例，晶体管形成在晶体管区域3中，该晶体管区域包括具有优化的掺杂分布的沟道区域以及包括独立的轻掺杂漏极LDD区域的源极/漏极区域以及根据示例性实施例的区域。图1的结构示出了示例性SiC层7、外延硅层9和顶面11，SiC层7和外延硅层9是未掺杂的。示例性晶体管还包括位于顶面11上方的栅极介电质和栅电极。
图2A至图2H示出了根据本公开一些示例性实施例的处理操作的示例性顺序。图2A示出了用于将掺杂杂质引入衬底1中(尤其是其中将形成晶体管沟道的晶体管区域3中)的阱/阈值电压(Vt)注入操作。箭头15表示掺杂物杂质的引入，该掺杂物杂质根据一些示例性实施例可以是诸如硼或者其他适当的物质的P型掺杂杂质，并且根据其他示例性实施例可以是诸如磷、锑或砷的N型掺杂物。在各个示例性实施例中，具有大约50埃至90埃的厚度的任选屏蔽(screen)氧化物层(未示出)形成在顶面11上方。如本文所表示的，Vt注入引入了具有第一掺杂杂质类型(N型或P型)的掺杂杂质并且是低功率注入。Vt注入可以使用小于25eV的注入能量，并且在一个示例性实施例中，注入能量可以为大约5EV至14EV。可以使用各种适当的注入功率和能量。Vt注入将杂质引入到沟道中以调整施加于晶体管从而开通沟道来流过电流的Vt(阈值电压)，并且其也可以称为Vt调整注入。
如图2B所示，退火操作可用于激活引入的掺杂物、修复晶体缺陷并引起掺杂杂质的扩散和再分布。可以使用各种退火处理，并且如图2B的渐变深度所示，退火操作可将注入的掺杂杂质驱动至更深的半导体衬底1。图2C示出了形成在顶面11上方的膜堆叠件。在各种示例性实施例中，SiC层19可以外延沉积在顶面11上方并且可以包括大约2纳米至20纳米的厚度。使用外延沉积或其他适当方法将外延硅层21形成在SiC层19上方。在各个示例性实施例中，外延硅层21可包括大约5纳米至20nm的厚度并且在一些示例性实施例中，可以包括大约8nm的厚度和顶部硅表面23。碳化硅SiC阻挡掺杂物扩散。SiC层10和外延硅层21中的每一个都是非掺杂的。
在图2D中，包括SiC层19和外延硅层21的膜堆叠件表示为复合层25。高k介电层27形成在复合层25的上表面29上方。高k介电层27可以使用各种适当的介电沉积工艺来形成。上表面29是硅表面。根据一些实施例，使用氧化铪(HfO)，但是在其他示例性实施例中，其他适当的高k栅极介电材料可用作高k介电层27。可选的绝缘体层也可以与高k介电层27联合使用，但是不包括在图2D的所示实施例中。在一些示例性实施例中，高k介电层27可具有2纳米的厚度，但是在其他各种示例性实施例中可具有大约1nm至20nm的范围内的厚度。
如图2E所示，形成栅叠件。栅叠件包括栅电极35以及由图2D所示高k栅极介电质27形成的栅极介电质31。栅叠件还限定了在半导体衬底1内的沟道区域37。栅电极35可以由多晶硅或其他适当材料形成，并且可以使用传统或稍后开发的方法来形成。各种图案化技术可用于图案化栅电极35和栅极介电质31。栅叠件形成在复合膜结构25(其大部分是非掺杂的，因为SiC层19和外延硅层21在Vt注入操作和退火之后形成)的上表面29上方。
通过适当放置栅叠件，然后如图2F所示执行轻掺杂漏极(LDD)和晕环注入操作。LDD操作可用于在半导体衬底1内形成LDD杂质区域43。LDD和晕环注入操作中的每一个都引入掺杂杂质穿过上表面29。LDD掺杂物引入操作和LDD结构43由第二杂质类型形成，其与图2A所示的阱/Vt注入的第一杂质类型相反。根据一些实施例，LDD区域43可以是N型，而阱/Vt注入操作为P型。如图2F中的箭头45所示，晕环注入操作是成角度的注入工艺。根据各个示例性实施例，倾斜角47相对于垂直方向可以是15度或更小。晕环注入操作将与阱/Vt注入具有相同掺杂杂质类型的掺杂杂质引入到沟道区域37的边缘而没有引入到沟道区域的中心部分。根据一些实施例，晕环注入操作可以引入P型掺杂杂质，尽管可以在其他示例性实施例中引入N型掺杂杂质。在一些示例性实施例中，晕环注入操作可用于引入铟和碳的混合物，而在其他示例性实施例中，晕环注入操作可用于引入铟和硼(诸如存在于BF2中)。选择注入条件和倾斜角度以产生图3中更详细示出的掺杂杂质分布并且在沟道区域37的相对边缘处引入高浓度掺杂区域41(在图2F中也示出)。低倾斜角度47以及沟道区域37中的上表面29与栅极介电质31之间的界面处的复合膜层25的存在为位于栅极介电质31和上表面39之间的界面处的沟道区域37的中心提供了低掺杂浓度。这也在图3中详细示出。
图2G示出了形成间隔件49之后的图2F的结构。可以使用各种方法，并且间隔件49可由氧化物、氮化硅或它们的组合形成。
图2H示出了由箭头53表示的源极/漏极注入操作，其形成源极/漏极区域55。源极/漏极区域55包括与LDD区域43相同的第二掺杂杂质类型，并且根据一些实施例，LDD区域43和源极/漏极45是N型区域。如图2H所示，在执行源极/漏极形成操作之后，进一步的处理操作用于完成晶体管的处理并将晶体管结构互连至其他器件部件。
图3是示出了根据图2A至图2H所示的示例性处理顺序而形成的示例性晶体管的截面图，并且更清楚地示出了掺杂杂质分布的细节(尤其在沟道区域37内和沟道区域37附近)。根据形成NMOS晶体管的一些实施例，图3中的晶体管包括沟道区域37，其可以由P型掺杂杂质形成。根据一些示例性实施例，高浓度掺杂区域41可以以更高的浓度等级(相比于沟道区域37的其他部分)由P型掺杂杂质形成。根据所示晶体管是N型晶体管的一些实施例，源极/漏极区域55和LDD区域43可以由N型掺杂杂质形成。界面59形成在沟道区域37中的上表面29的硅和栅极介电质31之间。碳化硅阻挡硼和铟扩散，并且其存在使界面59处的掺杂物浓度抑制在1e18cm-3以下，这降低了对随机的掺杂物波动的敏感性。在图4至图6中图形化地示出了沟道区域37中的掺杂物分布，每一幅图都示出了示例性实施例并且不限于根据本公开的其他实施例形成的晶体管。图4至图6中的每一幅图都表示Vt注入和晕环注入操作引入P型掺杂杂质的示例性实施例，并且示出了沟道区域37内的P型掺杂杂质的总浓度。
图4是示出了根据衬底1内的深度的掺杂杂质浓度的示图，该深度沿着图3的线A-A’截取并从图3的上表面29开始，即深度＝0表示上表面29和栅极介电质31之间的界面59。图4示出了掺杂浓度在上表面29处小于1e18cm-3。表面29是硅表面，因为外延层21设置在下方的SiC层19上面。这仅仅是示例性的而不用于限制本公开的其他实施例。图4还示出了峰值掺杂杂质浓度发生在上表面29下方的大约10nm至30nm处，并且在图4的示例性示图中被定位为与硅表面相距大约20nm。图4还示出了区域“D”(其中掺杂浓度大于1e18cm-3)具有小于50纳米的深度。总之，图4示出了掺杂杂质浓度在与栅极介电质的界面处小于1e18cm-3而在与硅表面相距大约10nm至30nm增加至峰值位置。图4还示出了掺杂浓度大于1e18cm-3的区域延伸的距离小于50纳米。根据与界面相距的深度，掺杂浓度增大斜率“m”是明显的，并且可以表示每1nm至20nm的沟道深度而浓度增大约十进位(decade)。
图5和图6示出了不同深度处横跨沟道区域37的掺杂杂质浓度。图5示出了沿着线BB’的掺杂杂质浓度，以及图6示出了沿着线CC’的掺杂浓度。线BB’和CC’均沿着沟道长度方向从左到右。图5和图6示出了额定掺杂浓度在线CC’(相较于线BB’，其设置在界面59下方的更深处)处较大。图5和图6均示出了掺杂浓度在沟道区域37的边缘处大于中心处。掺杂杂质在沟道相对两端处的高浓度值归因于高浓度掺杂区域41。在沟道的两个相对边缘处表示掺杂浓度增加的斜率可以为每大约40nm的沟道距离至少十进位的浓度。
尽管上面的示例性实施例针对PMOS晶体管进行了描述，但根据掺杂类型与上面相反的实施例，本公开可同样应用于NMOS晶体管。
在一些实施例中，一种方法形成晶体管。该方法包括：提供半导体衬底；将第一掺杂类型的掺杂杂质引入半导体衬底的晶体管区域，晶体管区域包括沟道区域和源极/漏极区域；在晶体管区域上方形成碳化硅层以及在碳化硅层上方形成硅层。该方法进一步包括：在硅层上方形成介电质；在沟道区域上方形成栅电极；执行成角度的离子注入以进一步在沟道区域的边缘处将第一掺杂类型的掺杂杂质引入半导体衬底；以及在源极/漏极区域中形成源极/漏极杂质结构。
图7是根据一些实施例的方法的流程图。分别在图8A至图8I中示出了图7的各个步骤中的衬底的截面图。
在图7的步骤702中，在半导体衬底1的晶体管区域3中形成从一个STI区域5延伸到相邻的STI区域的凹部12。该凹部在随后形成器件的源极、漏极和栅极的区域下方延伸。在一些实施例中，半导体衬底1是硅衬底。在一些实施例中，凹部可以通过干蚀刻工艺来形成。在一些实施例中，凹部深度在STI区域5的顶面下方的大约5nm至大约30nm的范围内。例如，深度可以为5nm、7nm、15nm、28nm或30nm。在图8A中示出了其中形成有凹部的衬底1。上述凹部可以使得沟道分布更加反型(retrograde)。
在图7的步骤704中，执行阱和阈值电压(Vt)注入。图8B示出了用于将第一杂质类型的掺杂杂质引入晶体管区域3(其中将形成晶体管沟道)的阱/阈值电压(Vt)注入操作。箭头15表示掺杂杂质的引入，其中掺杂杂质可以是P型掺杂杂质(诸如硼或其他适当物质)或N型掺杂杂质(诸如磷、锑或砷)。Vt注入可使用大约2keV至大约20keV的注入能量。例如，在一些实施例中，注入能量为2.2keV、10keV、15keV或19.6keV。
在一些实施例中，用于NFET的注入杂质剂量在大约1x1012cm-3到大约9x1013cm-3的范围内。例如，在一些实施例中，NFET中的剂量为1.2×1012cm-3、5×1012cm-3、1×1013cm-3或8.5×1013cm-3。在一些实施例中，用于PFET的注入杂质剂量在大约1×1012cm-3到大约5×1013cm-3的范围内。例如，在一些实施例中，PFET中的剂量为1.2×1012cm-3、5×1012cm-3、1×1013cm-3或4.7×1013cm-3。Vt注入能量和剂量促成更加反型(retrograde)的沟道分布。
在图7的步骤706中，如图8C所示，执行阱退火操作以激活注入的掺杂物、修复晶体缺陷并引起掺杂杂质的扩散和再分布。
在图7的步骤708中，如图8D所示，碳化硅外延层19形成在沟道区域中的衬底上方，并且硅外延层21形成在SiC层上方。在一些实施例中，SiC外延层19具有大约2nm至大约15nm的厚度。例如，SiC层的厚度可以为2nm、2.3nm、10nm、14.5nm或15.1nm。在一些实施例中，Si外延层21具有大约5nm至大约30nm的厚度。例如，Si层21的厚度可以为5nm、5.2nm、20nm、29nm或30.1nm。在一些实施例中，SiC层19具有小于1at-％的碳浓度。在一些实施例中，Si层21的顶面与STI区域5的顶面具有相同高度。在其他实施例中，Si层21和STI 5的高度不同。Si厚度和SiC层碳浓度也促进反型的沟道分布。
在图7的步骤710中，如图8E所示，诸如高k介电材料的绝缘层27形成在膜层25(包括外延SiC层19和外延硅层21)上方。高k介电层27形成在复合层25的上表面29上方。在一些实施例中，高k介电材料包括氧化铪(HfO)，但是在其他实施例中可以使用其他适当的高k栅极介电材料。高k介电层27在一些实施例中具有大约2nm的厚度，但是在其他实施例中可具有大约1nm至大约20nm的范围内的厚度。
在图7的步骤712中，栅电极层形成在栅极绝缘层27上方，并且这两层被图案化以形成栅电极35和栅极绝缘层31。在一些实施例中，栅电极由金属形成。在其他实施例中，栅电极包括多晶硅或其他适当材料。如图8F所示，各种图案化技术可用于图案化栅电极层和栅极绝缘层27以形成栅电极35和栅极介电质31。
在图7的步骤714中，执行LDD和晕环注入：在与沟道区域37相邻的硅层21的表面29露出时，使用成角度的离子注入以将第一杂质类型的附加杂质45在沟道区域的边缘处引入半导体衬底1中。在一些实施例中，铟或BF2被用作LDD和晕环注入的掺杂物。LDD和晕环注入操作均穿过上表面29引入掺杂杂质。LDD结构43由第二杂质类型形成，其与阱/Vt注入15的第一杂质类型相反。在一些实施例中，LDD区域43可以是N型，而阱/Vt注入操作可以是P型。如图8G中的箭头45所示，晕环注入操作是成角度的离子注入工艺。在一些实施例中，倾斜角度47相对于垂直方向在0度到30度的范围内。在一些实施例中，倾斜角度47相对于垂直方向为15度以下。在其他实施例中，角度47大于15度。晕环注入操作将与阱/Vt注入相同的杂质类型的掺杂杂质引入到沟道区域37的边缘处而不引入到中心部分。在一些实施例中，晕环注入操作引入P型掺杂杂质，而在其他实施例中，注入N型掺杂杂质。在一些实施例中，晕环注入操作用于引入铟和碳的混合物，而在其他实施例中，晕环注入操作用于引入铟和硼(诸如存在于BF2中)。选择注入条件和倾斜角度以产生掺杂杂质分布并在沟道区域37的相对两个边缘处产生高浓度掺杂区域41。
在图7的步骤716中，形成栅极间隔件49。图8H示出了形成间隔件49之后的结构。间隔件49可由氧化硅、氮化硅或它们的组合形成。
在图7的步骤718中，执行源极和漏极注入。源极/漏极区域55包括与LDD区域43相同的第二掺杂杂质类型。在一些实施例中，LDD区域43和源极/漏极区域45是N型区域。如图8I所示，在执行源极/漏极形成操作之后，进一步的处理操作用于完成晶体管的处理并将晶体管结构互连至其他器件和/或部件。
考虑图8I的器件的性能，通过以下等式定义有效漏极电流(Ideff)：
Ieff＝(Id+Id_high)/2
其中，当Vd＝Vdd且Vg＝Vdd/2时，Id＝Id_low
当Vd＝Vdd/2且Vg＝Vdd时，Id＝Id_high
与不具有凹部12且不具有SiC层19、Si层21的类似器件相比，图8I的器件具有下面参照表1所描述的特性：
表1
基线 图8I
DIBL(mV/V) 参考 -24.2
Iboff(x) 参考 3.3
Idsat(％) 参考 5％％
Rch(ohm) 参考 -20
Ideff(％) 参考 10％
AVTs 参考 -27.5％
其中，DIBL是漏致势垒降低，
Iboff是基极(bulk)泄露电流，
Idsat是饱和电流
Rch是沟道阻抗，以及
AVT是匹配系数＝OΔVt*(WL)1/2
通过首先形成凹部12，图7的方法使得沟道分布37(图9)更反型，提高了DIBL和Ideff。DIBL改进使得器件可变性降低以及更小的AVT。该方法允许更小的晕环注入剂量。载流子迁移率和Ion均得到提高。
图9是根据模拟的由图7的方法形成的图8I的器件中的掺杂分布的示图。沟道区域3具有急剧变化的反型分布34。最大的掺杂浓度在晕环区域41中，大约为1×1019cm-3的浓度。高浓度区域41A(6×1018cm-3和1×1019cm-3之间的浓度)连接两个晕环区域41。
图10是示出了在沟道区域37的中心(栅电极35的中心下方)处根据深度的掺杂杂质浓度的示图。该分布在大约0.02μm的深度至大约0.03μm的深度的高浓度区域41A内具有峰值。
图11和图13是示出了根据一些实施例的两种变形方法的流程图。在图13的描述之后提供使用这两种变形方法形成的晶体管的特性。
图11是根据一些实施例的形成晶体管的方法的第一变形的流程图。在一些实施例中，该方法产生超低漏电流晶体管。分别在图12A至图12H中示出了图11的每个步骤中的衬底的对应截面图。
在图11的步骤1102中，如图12A所示，在半导体衬底1的晶体管区域3中形成从一个STI区域5延伸到相邻的STI区域的凹部12。该步骤可以与图7的步骤702相同，因此为了简化而省略其描述。
在图11的步骤1104中，碳化硅外延层60形成在沟道区域中的衬底上方。本征硼硅(SiB)或磷硅(SiP)外延层61形成在碳化硅层60上。如果器件是NFET，则层61是SiB。如果器件是PFET，则层61是SiP。在一些实施例中，SiB或SiP外延层61具有大约2nm至大约15nm的厚度。例如，SiB或SiP层的厚度可以为2nm、2.2nm、10nm、14.6nm或15.1nm。SiB(或SiP)层61中的硼(或磷)的本征电荷浓度小于1020cm-3。SiB或SiP剂量和厚度可用于降低Vt注入和/或晕环注入剂量，这可以有效地降低漏电流。
另一个碳化硅外延层62形成在SiB或SiP层61上。在一些实施例中，SiC外延层60、62均具有大约2nm至大约15nm的厚度。例如，SiC层的厚度可以为2nm、2.3nm、10nm、14.5nm或15.1nm。硅外延层63形成在SiC层62上方。在一些实施例中，Si外延层61、63具有大约5nm至大约30nm的厚度。例如，Si层61、63的厚度可以为5nm、5.2nm、20nm、29nm或30.1nm。在一些实施例中，SiC层60、62具有小于1at-％的碳浓度。如上所述，SiC层62的厚度和碳浓度以及Si层61的厚度促进反型的沟道分布。在图12B中示出了其上形成有四个外延层60至63的衬底1。在一些实施例中，Si层63的顶面与STI区域5的顶面处于相同高度。在其他实施例中，Si层63和STI 5的高度不同。
在图11的步骤1106中，如图12C所示，诸如高k介电材料的绝缘层27形成在复合外延膜结构(包括外延SiC层60、SiB或SiP层61、SiC层62和外延硅层63)上方。高k介电层27形成在复合层60至63(在图12D中统一标示为25)的上表面29上方。在一些实施例中，高k介电质27包括氧化铪(HfO)，但是在其他实施例中可以使用其他适当的高k栅极介电材料。高k介电层27在一些实施例中具有2纳米的厚度，但是其可以在其他实施例中具有大约1纳米至大约20纳米的范围内的厚度。
在图11的步骤1108中，如图12D所示，栅电极层形成在栅极绝缘层27上方，并且被图案化以形成栅电极35和栅极绝缘层31。在一些实施例中，栅电极35由金属形成。在其他实施例中，栅电极包括多晶硅或其他适当材料。
在图11的步骤1110中，执行LDD注入以将第二杂质类型的杂质45引入至半导体衬底1中的与栅电极35相邻且将成为源极和漏极区域的区域中。在一些实施例中，如图11所示，执行大约1015cm-3以下的剂量的LDD注入，但是不需要晕环注入。在一些实施例中，铟或BF2被用作LDD注入的掺杂物。LDD注入操作穿过上表面29引入掺杂杂质。LDD结构43由与阱/Vt注入15的第一杂质类型相反的第二杂质类型形成。在一些实施例中，LDD区域43可以是N型，而阱/Vt注入操作为P型。在图12E中示出了LDD注入。
在图11的步骤1112中，执行梯度注入。在梯度注入步骤中，可以相对于表面29以一定角度从多个方向注入第一掺杂物。例如，可以相对于栅极部件从三个或四个不同的方向注入第一掺杂物。来自多个不同方向的注入可同时或顺序执行。所得到的轻掺杂区域浓度以梯度方式从最轻掺杂浓度(在栅极的部分(例如，与沟道区域37相邻)下方延伸)到最高浓度(在源极和/漏极区域的底部处)变化。在一些实施例中，注入能量从大约2KeV至大约15keV变化。在图12F中示出了梯度注入区域51。在一些实施例中，对于nFET和pFET来说，用于梯度注入的剂量的范围在大约1×1013cm-3至大约1×1014cm-3。例如，在一些实施例中，用于梯度注入的剂量的范围在0.9×1013cm-3至1.1×1014cm-3。上述梯度注入可以减小pn结电场，从而减少漏电流。
在图11的步骤1114中，形成栅极间隔件49。图12G示出了形成间隔件49之后的结构。间隔件49可由氧化硅、氮化硅或它们的组合形成。
在图11的步骤1116中，执行源极和漏极注入。如图12H所示，源极/漏极区域55包括与LDD区域43相同的第二掺杂杂质类型。该步骤可与图7的步骤718相同，因此为了简化不再重复描述。
图13是根据一些实施例的方法的第二变形的流程图。在图14A至图14J中分别示出图13的每个步骤中的衬底的对应截面图。
在图13的步骤1302中，在半导体衬底1的晶体管区域3中形成从一个STI区域5延伸到相邻的STI区域的凹部12。凹部在将形成器件的源极、漏极和栅极的区域下方延伸。在一些实施例中，半导体衬底1是硅衬底。在一些实施例中，可通过干蚀刻工艺形成凹部。在一些实施例中，凹部深度在STI区域5的顶面下方的大约5nm至大约30nm的范围内。该凹部厚度促进高度反型的沟道分布。在图14A中示出了其中形成有凹部的衬底1。
在图13的步骤1304中，执行浅阈值电压(Vt)注入。图14B示出了用于引入第一杂质类型的掺杂杂质的阱/阈值电压(Vt)注入操作。箭头15表示掺杂杂质(其可以是P型掺杂杂质(诸如硼或其他适当物质)或N型掺杂杂质(诸如磷、锑或砷))的引入。Vt注入可使用大约2keV至大约15keV的注入能量。例如，在一些实施例中，注入能量为2.1keV、10keV、15keV或15.2keV。
在一些实施例中，用于NFET的注入杂质剂量在大约1.0×1012cm-3至大约9×1013cm-3的范围内。例如，在一些实施例中，用于NFET的注入杂质剂量在0.9×1012cm-3至9.5×1013cm-3的范围内。在一些实施例中，用于PFET的注入杂质剂量在大约1.0×1012cm-3至大约5×1013cm-3的范围内。例如，在一些实施例中，用于PFET的注入杂质剂量在1.1×1012cm-3至5.4×1013cm-3的范围内。Vt注入能量和剂量促进高度反型的沟道分布。
在图13的步骤1306中，如图14C所示，执行阱反型操作以激活引入的掺杂物、修复晶体缺陷并引起掺杂杂质的扩散和再分布。
在图13的步骤1308中，如图14D所示，碳化硅外延层19形成在沟道区域中的衬底上方，并且硅外延层21形成在SiC层上方。在一些实施例中，SiC外延层19具有大约2nm至大约15nm的厚度。在一些实施例中，Si外延层21具有大约5nm至大约30nm的厚度。在一些实施例中，SiC层19具有小于1at-％的碳浓度。SiC层19的厚度和碳浓度以及Si层21的厚度促进高度反型的沟道分布。在一些实施例中，Si层21的顶面与STI区域5的顶面处于相同高度。在其他实施例中，Si层21和STI区域5的高度不同。
在图13的步骤1310中，如图14E所示。诸如高k介电材料的绝缘层27形成在膜层25(包括外延SiC层19和外延硅层21)上方。在一些实施例中，高k介电质包括氧化铪(HfO)，但是在其他实施例中使用其他适当的高k栅极介电材料。高k介电材料27在一些实施例中具有2纳米的厚度，但是在其他实施例中可具有大约1纳米至大约20纳米的范围内的厚度。
在图13的步骤1312中，栅电极层形成在栅极绝缘层27上方，并且它们均被图案化以形成栅电极35和栅极绝缘层31。在一些实施例中，栅电极由金属形成。在图14F中示出了所得到的结构。
在图13的步骤1314中，如图14G中的箭头45所示执行LDD和晕环注入，在一些实施例中，LDD剂量小于1015cm-3，并且晕环剂量小于1013cm-3。在其他方面中，LDD和晕环注入操作可以与上面参照图7所描述的相同，因此为了简化不再重复描述。
在图13的步骤1316中，如图14H所示执行梯度注入。在一些实施例中，梯度注入步骤如上面参照图11的步骤1112所述，因此为了简化不再重复描述。
在图13的步骤1318中，形成栅极间隔件49。图14I示出了形成间隔件49之后的结构。间隔件49可由氧化硅、氮化硅或它们的组合形成。
在图13的步骤1320中，执行源极和漏极注入。源极/漏极区域55包括与LDD区域43相同的第二掺杂杂质类型。在一些实施例中，LDD区域43和源极/漏极区域45是N型区域。在如图14J所示执行源极/漏极形成操作之后，进一步的处理操作用于完成晶体管的处理并将晶体管结构互连至其他器件和/或部件。
对于图15A所示的器件，与不具有凹部和不具有梯度注入区域51的基线(baseline)结构相比，在表2中示出了模拟的特性的实例。表2总结了分别根据图11和图13的一些实施例中所示方法的两个变形而形成的晶体管的特性。
表2
基线 图11 图13
晕环中心 1.18×1014cm-3 N/A 8.6×1012cm-3
SiB浓度 N/A 1.86×1019 1.86×1019
Isoff(μA/μm) 9.26 9.05 9.23
Ion(％) 参考 5.2％ 3.6％
Ideff(％) 参考 15.7％ 15.7％
DIBL(mV/V) 参考 4.2 -20.6
Iboff(pA/μm) 263.6 46.5 122.3
应注意，与其漏电流数值为263.6的不具有凹部、不具有位于栅极介电质31下方的膜堆叠件60至63以及不具有梯度注入区域51的基线器件相比，由图13的方法形成的器件具有122.3的低漏电流(Iboff)。表2中的SiB或SiP剂量和厚度减小了Vt注入和晕环注入剂量，这又可以有效地降低漏电流。与基线器件相比，由图11的方法形成的器件具有46.5的更低的漏电流(Iboff)。在一些实施例中，Iboff可以降低到基线器件的0.2倍。在各个实施例中，可以通过以下几种方式降低漏电流：多层外延层(SiC/Si或SiC/SiB/SiC/Si)；消除晕环注入41(或者在一些实施例中为比基线器件小的晕环注入)；在形成凹部之后增加梯度注入区域51；和/或根据沟道区域37的中心下方的深度而急剧变化的反型沟道杂质分布。
图15A至图15D示出了用于根据图11和图13的方法的器件的模拟结果。图15A示出了根据一些实施例的由图13的方法形成的器件的杂质浓度。沟道区域37中大约15nm至大约25nm的深度处的第二杂质的浓度为3.8×1018cm-3。LDD区域中的第一杂质类型的浓度为大约1.3×1017cm-3，并且源极和漏极区域中的第一杂质类型的浓度为大约5×1020cm-3。
图15C示出了根据沿着图15A的线15C-15C的深度由图11和图13的方法形成的器件在沟道区域3的中心处的净掺杂浓度。曲线1301是不具有任何凹部、SiB层或梯度注入的基线器件的掺杂分布。曲线1302示出了根据一些实施例的如图11所示具有SiC/SiB/SiC/Si膜堆叠件60至63和梯度注入51的器件的掺杂分布。曲线1303示出了根据一些实施例的具有浅vt注入、阱退火、SiC/Si膜堆叠件19、21、晕环41和梯度注入51的器件的掺杂分布。曲线1302和1303中的掺杂分布达到更高的峰值浓度并更快速地降低。
图15D示出了沿着图15A中的线15D-15D，通过图11和图13的方法形成的器件沿着穿过沟道区域3的水平截线15D-15D的净掺杂浓度。曲线1311是基线器件(不具有SiC/SiB/SiC/Si膜堆叠件60至63和梯度注入51)的分布。曲线1312示出了根据一些实施例的如图11所示具有SiC/SiB/SiC/Si膜堆叠件60至63和梯度注入51的器件的掺杂分布。曲线1313示出了根据一些实施例的如图13所示具有浅Vt注入、阱退火、SiC/Si膜堆叠件19、21、晕环41和梯度注入51的器件的掺杂分布。曲线1312和1313中的掺杂分布在沟道的中心处达到较高峰值浓度，并且朝着沟道区域的边缘更迅速地下降。
图15B示出了根据图11的方法的器件的漏电流(Iboff)。S/D区域中的泄露电流大约为1.58×10-11A-cm-2。与不具有凹部12以及不具有SiC层19、Si层21的类似器件相比，图15D的器件具有在上面表3中描述的特性。
在一些实施例中，一种方法在半导体衬底上形成晶体管。该方法包括：在将第一杂质类型的掺杂杂质注入到沟道中之后，在晶体管沟道上方形成栅电极之前以及在执行注入第一杂质类型的又一些掺杂杂质的角度离子注入操作之前，在晶体管沟道上方形成复合膜结构，复合膜结构包括设置在碳化硅层上方的硅层。
在一些实施例中，晶体管设置在半导体衬底上。晶体管包括形成在沟道区域中的栅电极，其中沟道区域位于形成在衬底表面上方的栅极介电质上方。晶体管还包括形成在沟道区域中的衬底中的晶体管沟道，并在衬底表面下方大约10纳米至30纳米处具有峰值掺杂浓度，表面掺杂浓度在表面处小于约1e18cm-3，并且晶体管沟道的边缘部分在栅电极的相对边缘下方对齐并具有比沟道中心部分更大的掺杂浓度。
在一些实施例中，一种用于形成晶体管的方法包括：在半导体衬底的晶体管区域中形成凹部；将第一杂质类型的杂质引入到晶体管区域中；在晶体管区域中的沟道区域上方形成碳化硅层；在碳化硅层上方形成硅层；在沟道区域上方的硅层上方形成栅极介电质；在沟道区域上方的栅极介电质上方形成栅电极；以及执行成角度的离子注入以在沟道区域的边缘处将第一杂质类型的附加杂质引入到半导体衬底中，同时与沟道区域相邻露出硅层的表面。
在一些实施例中，一种用于形成晶体管的方法包括：在半导体衬底的晶体管区域中形成凹部；在晶体管区域中的沟道区域上方形成第一碳化硅层；在第一碳化硅层上方形成SiB或SiP层；在SiB或SiP层上方形成第二碳化硅层；在第二碳化硅层上方形成硅层；在沟道区域上方的硅层上方形成栅极介电质；在沟道区域上方的栅极介电质上方形成栅电极；以及在晶体管区域中执行梯度注入。
在一些实施例中，一种晶体管包括具有晶体管区域的半导体衬底，晶体管区域中具有凹部，衬底在晶体管区域中具有第一杂质类型的杂质。碳化硅层位于晶体管区域中的沟道区域上方。硅层位于碳化硅层上方。栅极介电质位于沟道区域上方的硅层上方。栅电极位于沟道区域上方的栅极介电质上方。在沟道区域的边缘处，在半导体衬底中设置第一杂质类型的杂质。在晶体管区域的源极和漏极区域中设置与第一类型相反的第二类型的杂质的梯度注入剂量。
前面仅示出了本公开的原理。因此，应该理解，本领域技术人员能够实现具体化本公开原理且包括在本发明精神和范围中的各种配置，尽管在本文没有明确描述或示出。此外，本文引用的所有实例和条件语言被构建为不限于这些具体引用的实例和条件。此外，本文应用本公开的原理、方面和实施例的所有表述及其具体实例包括了结构和功能等效。此外，这些等效包括当前已知的等效和将来开放的等效，即被开发来执行相同功能的任何元件而与结构无关。
示例性实施例的描述结合作为整个说明书一部分的附图来阅读。在说明书中，诸如“下”、“上”、“水平”、“垂直”、“之上”、“之下”、“上”、“下”、“顶部”和“底部”及其衍生词(例如，“水平地”、“向下地”、“向上地”等)应该构建为表示讨论的附图所述或所示的定向。这些相对术语用于描述而不要求特定定向构建或操作的装置。关于附接、耦合等的术语(诸如“连接”和“互连”)是指结构直接相互固定或附接或间接通过中间结构固定或附接的关系以及可移动或刚性附接或关系，除非另有明确描述。
尽管根据示例性实施例描述了本公开，但不限于此。此外，所附权利要求应该被广泛理解，以包括本领域技术人员制造的本公开的其他变形和实施例，而不背离本公开的等效的范围。

Claims (12)

1.一种用于形成晶体管的方法，包括：
在半导体衬底的晶体管区域中形成凹部；
将具有第一杂质类型的杂质引入至所述晶体管区域中；
在所述晶体管区域中的沟道区域上方形成碳化硅层；
在所述碳化硅层上方形成硅层；
在所述沟道区域上方的所述硅层上方形成栅极介电质；
在所述沟道区域上方的所述栅极介电质上方形成栅电极；以及
当与所述沟道区域相邻的所述硅层的表面露出时，执行成角度的离子注入以在所述沟道区域的边缘处将具有所述第一杂质类型的附加杂质引入所述半导体衬底。
2.根据权利要求1所述的方法，其中，以下条件中的至少一个被满足：
所述凹部具有大约5nm至大约30nm的深度；
利用大约2keV至大约20keV的能量执行引入所述杂质的步骤；以及
所述硅层具有大约5nm至大约30nm的厚度
3.根据权利要求1所述的方法，其中，以下条件中的至少一个被满足：
所述晶体管是n-MOSFET，并且引入步骤提供大约1012cm-3至大约9×1013cm-3的杂质浓度；以及
所述晶体管是p-MOSFET，并且引入步骤提供大约1012cm-3至大约5×1013cm-3的杂质浓度。
4.一种用于形成晶体管的方法，包括：
在半导体衬底的晶体管区域中形成凹部；
在所述晶体管区域中的沟道区域上方形成第一碳化硅层；
在所述第一碳化硅层上方形成SiB或SiP层；
在所述SiB或SiP层上方形成第二碳化硅层；
在所述第二碳化硅层上方形成硅层；
在所述沟道区域上方的所述硅层上方形成栅极介电质；
在所述沟道区域上方的所述栅极介电质上方形成栅电极；以及
在所述晶体管区域中执行梯度注入。
5.根据权利要求4所述的方法，其中，以下条件中的至少一个被满足：
所述凹部具有大约5nm至大约30nm的深度；以及
所述梯度注入具有大约2keV至大约14keV的能量。
6.根据权利要求4所述的方法，其中，以下条件中的至少一个被满足：
所述SiB或SiP层具有大约1020cm-3以下的本征硼或磷浓度；以及
所述SiB或SiP层具有大约2nm至大约15nm的厚度。
7.根据权利要求4所述的方法，还包括：在形成所述栅电极和执行所述梯度注入之间执行轻掺杂漏极注入。
8.一种晶体管，包括：
半导体衬底，具有晶体管区域，所述晶体管区域中具有凹部，所述衬底在所述晶体管区域中具有第一杂质类型的杂质；
碳化硅层，位于所述晶体管区域上方的沟道区域上方；
硅层，位于所述碳化硅层上方；
栅极介电质，位于所述沟道区域上方的所述硅层上方；
栅电极，位于所述沟道区域上方的所述栅极介电质上方；
第一杂质类型的附加杂质，位于所述沟道区域的边缘处的所述半导体衬底中；以及
与所述第一类型相反的第二类型的杂质的梯度注入剂量，位于所述晶体管区域的源极和漏极区域中。
9.根据权利要求8所述的晶体管，其中，所述凹部具有大约5nm至大约30nm的深度。
10.根据权利要求9所述的晶体管，其中，所述硅层具有大约5nm至大约30nm的厚度。
11.根据权利要求8所述的晶体管，其中，以下条件中的至少一个被满足：
所述晶体管具有轻掺杂漏极区域，所述轻掺杂漏极区域具有大约1015cm-3或更少的杂质剂量；以及
所述晶体管在衬底的上表面下方的大约20nm至大约30nm处具有峰值掺杂杂质浓度。
12.根据权利要求8所述的晶体管，其中，以下条件中的至少一个被满足：
所述附加杂质具有大约1013cm-3或更少的浓度；
所述碳化硅层具有大约1％或更少的碳原子百分比；以及
所述栅极介电质包括高k介电材料。
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