KR100529651B1 - 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 장치는 활성 영역을 한정하는 소자 분리 영역을 가지는 반도체 기판, 기판의 소정 영역 위에 형성되어 있는 게이트 산화막, 게이트 산화막 위에 형성되어 있는 게이트, 게이트의 측면에 형성되어 있는 스페이서, 기판의 소정 영역에 도전형 불순물이 도핑되어 있는 문턱 전압 조절용 도핑 영역, 할로 영역, 소스 영역, 드레인 영역, 추가 도핑 영역, 채널 정지 영역 및 웰 영역을 포함하고, 추가 도핑 영역은 소스 영역 및 드레인 영역과 웰 영역 사이에 위치한다.
Description
본 발명은 반도체 장치 및 그의 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가하면서 채널 길이, 게이트 산화막의 두께, 게이트 스페이서의 폭 등을 비롯한 트랜지스터의 물리적 치수가 급격하게 감소하고 있다. 특히나 저전력 제품의 경우 공급 전압의 감소가 수반되지 않는 트랜지스터 사이즈 감소의 경우 누설 전류(leakage current)를 최소한으로 유지시키는 것이 필수적이다.
누설 전류로는 접합 누설 전류(junction leakage), 게이트 유도 드레인 누설 전류(gate induced drain leakage), Ioff(punch through) 현상으로 인한 누설 전류 등이 있다.
이중에서 Ioff 누설 전류가 가장 큰데, 이를 개선하기 위해서는 문턱 전압을 증가시켜 채널 영역으로 흐르는 누설 전류를 줄일 수 있다. 문턱 전압을 증가시키기 위해서는 문턱 전압 조절용 도핑 영역의 도핑 농도를 증가시키나 높은 도핑 농도는 웰과 소스/드레인 졍션 사이에서의 전계를 증가시켜 졍션 누설 전류를 발생시킨다.
따라서 문턱 전압을 증가시킴에도 불구하고 접합 누설 전류는 감소하지 않는다.
상기한 문제점을 해결하기 위한 본 발명은 접합 누설 전류를 최소화할 수 있는 반도체 장치 및 그의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명은 추가 이온 도핑 영역을 더 형성한다.
구체적으로 본 발명에 따른 반도체 장치는 활성 영역을 한정하는 소자 분리 영역을 가지는 반도체 기판, 기판의 소정 영역 위에 형성되어 있는 게이트 산화막, 게이트 산화막 위에 형성되어 있는 게이트, 게이트의 측면에 형성되어 있는 스페이서, 기판의 소정 영역에 도전형 불순물이 도핑되어 있는 문턱 전압 조절용 도핑 영역, 할로 영역, 소스 영역, 드레인 영역, 추가 도핑 영역, 채널 정지 영역 및 웰 영역을 포함하고, 추가 도핑 영역은 소스 영역 및 드레인 영역과 웰 영역 사이에 위치한다.
여기서 문턱 전압 조절용 도핑 영역은 기판의 표면으로부터 250~300Å 아래에 형성되어 있는 것이 바람직하다.
그리고 추가 도핑 영역은 기판의 표면으로부터 700~1,200Å 아래에 형성되어 있는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명의 제조방법은 반도체 기판에 소자 분리 영역을 형성하여 활성 영역을 한정하는 단계, 활성 영역에 도전형 불순물 이온을 서로 다른 깊이로 주입하여 웰 영역, 채널 정지 영역 및 문턱 전압 조절용 도핑 영역을 형성하는 단계, 기판 위에 게이트 산화막 및 게이트를 형성하는 단계, 기판의 소정 영역에 도전형 불순물 이온을 도핑하여 저농도 도핑 영역, 할로 영역을 형성하는 단계, 게이트의 측면에 스페이서를 형성하는 단계, 기판의 소정 영역에 도전형 불순물 이온을 도핑하여 소스 영역 및 드레인 영역과 추가 도핑 영역을 형성하는 단계를 포함한다.
여기서 추가 도핑 영역을 형성하는 단계에서 소스 영역 및 드레인 영역과 추가 이온 도핑 영역에는 동일한 이온이 주입되는 것이 바람직하다.
그리고 추가 도핑 영역에는 도전형 불순물 이온을 5.0E13~1.0E14 개/Cm3의 농도로 주입하는 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치를 상세히 설명한다.
도1은 본 발명의 실시예에 따른 반도체 장치의 구조를 도시한 단면도이다. 본 발명의 실시예에서는 PMOS를 예로 들어서 설명한다.
도 1에 도시한 바와 같이, 반도체 기판(10)에 소자 분리 영역(12)에 의해 복수개의 활성 영역이 정의되어 있으며, 각각의 활성 영역에는 N형 또는 P형 도전형 불순물 이온이 도핑되어 있는 웰 영역 (14)이 형성되어 있다. 본 발명의 실시예에서는 N형 불순물 이온이 도핑되어 있다.
각 웰 영역(14)에는 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역(32)이 형성되어 있으며, 이들(32) 사이에는 진성 반도체(intrinsic semiconductor)로 이루어진 채널 영역이 형성되어 있다. 채널 영역에는 트랜지스터의 문턱 전압을 조절하기 위한 문턱 전압 조절용 도핑 영역(18)이 형성되어 있다. 문턱 전압 조절용 도핑 영역(18)은 기판의 표면으로부터 150~300Å의 깊이를 가지는 것이 바람직하다.
채널 영역 위에는 측벽에 스페이서(30)를 가지는 게이트(22)가 형성되어 있다. 게이트(22)와 스페이서(30) 사이에는 이들 사이의 스트레스를 감소시키기 위해서 완충 산화막(28)이 형성되어 있으며, 게이트(22)와 기판(10) 사이에는 게이트 산화막(20)이 형성되어 있다. 여기서 소스 영역 및 드레인 영역(32)과 게이트(22) 사이의 기판(10)에는 소스 영역 및 드레인 영역(32)과 동일한 도전형이며, 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(24)이 형성되어 있다.
그리고 소스 영역 및 드레인 영역(32)의 아래에는 이들의 확산을 방지하기 위해서 N형 불순물이 고농도로 도핑된 채널 정지 영역(16)이 형성되어 있으며, 채널 영역의 소정 영역에는 펀치 쓰루를 방지하기 위한 할로 영역(26)이 형성되어 있다.
또한, 소스 영역 및 드레인 영역(32)과 채널 정지 영역(16) 사이에는 P형 불순물 이온이 5.0E13~1.0E14개/cm3의 농도로 도핑되어 있는 도핑 영역(34)이 형성되어 있다. 도핑 영역(34)은 기판의 표면으로부터 700~1,200Å의 깊이에 형성되어 있는 것이 바람직하다.
본 발명의 실시예에서와 같이 본 발명의 실시예에 따른 반도체 소자는 소스 영역 및 드레인 영역(32)과 채널 정지 영역(16) 사이에 도핑 영역(34)이 형성되어 있어 채널 영역과 소스 영역 및 드레인 영역(32) 사이의 전계를 감소시켜 이들 사이에서 발생하는 누설 전류를 최소화할 수 있다.
그럼 이상 설명한 본 발명에 따른 반도체 장치를 형성하는 방법을 도 2 내지 도 4를 참조하여 상세히 설명한다. 본 발명에서는 PMOS를 예로 들어서 설명한다.
먼저 도 2에 도시한 바와 같이, 반도체 기판(10)에 LOCOS 또는 STI 방식으로 소자 분리 영역(12)을 형성하여 활성 영역을 한정한다.
이후 기판(10)에 도핑 에너지를 달리하여 기판(10)의 표면으로부터 다른 깊이를 가지는 웰 영역(14), 채널 정지 영역(16), 문턱 전압 조절용 도핑 영역(18)을 형성한다. 도핑 순서는 웰 영역(14), 채널 정지 영역(16), 문턱 전압 조절용 도핑 영역(18)순이다. 이때 주입되는 도전형 불순물 이온은 N형이며, N형 불순물로는 인(P), 비소(As) 등이 있다.
여기서 문턱 전압 조절용 도핑 영역(18)은 기판(10)의 표면으로부터 100~300Å의 깊이에 위치하도록 형성한다.
이후 도 3에 도시한 바와 같이, 기판(10)을 열 산화(oxidation)하여 기판(10) 바로 위에 패드 산화막을 형성한다. 패드 산화막은 이후 공정시 기판을 보호하기 위한 완충막으로 일정전압에서 파괴되지 않을 정도의 최소한의 두께로 형성한다.
이후 패드 산화막 위에 다결정 규소를 증착하여 다결정 규소막을 형성한 다음 다결정 규소막 및 패드 산화막을 선택적 식각 공정으로 패터닝하여 문턱 전압 조절용 도핑 영역(18)의 상부에 게이트(22) 및 게이트 산화막(20)을 형성한다.
그런 다음 게이트(22)를 도핑 마스크로 사용하여 기판(10)의 활성 영역에 할로 영역(26)을 형성한 다음 저농도 도핑 영역(24)을 각각 형성한다.
저농도 도핑 영역(24)에 의해서 채널 영역의 폭이 정의되며, 할로 영역(26)은 저농도 도핑 영역(24)과 인접한 채널 영역 사이에 형성한다. 이때 저농도 도핑 영역(24)은 P형 도전형 불순물 이온을 도핑하고, 할로 영역(26)에는 N형 불순물 이온을 도핑한다. P형 도전형 불순물 이온은 붕소(B), 갈륨(Ga) 등을 사용한다.
다음 도 4에 도시한 바와 같이, 기판(10) 위에 게이트(22)를 덮도록 산화막 및 질화막을 형성한다. 이후 마스크를 이용하지 않는 블랜크 에치(blank etch) 또는 에치백(etch back)으로 질화막과 산화막을 식각하여 스페이서(30) 및 완충(buffer) 산화막(28)을 형성한다. 그런 다음 스페이서(30)를 마스크로 활성 영역의 소정 영역에 도전형 불순물 이온을 도핑하여 소스 영역 및 드레인 영역(32)을 형성한다. 소스 영역 및 드레인 영역(32)에는 P형 도전형 불순물 이온을 저농도 도핑 영역(24)보다 고농도로 도핑한다.
이후 도 1에 도시한 바와 같이, 추가로 이온 도핑을 실시하여 소스 영역 및 드레인 영역(32) 아래에 추가 이온 도핑 영역(34)을 형성한다. 이때 도핑되는 이온은 p형 불순물로 예를 들어, 붕소를 5.0E13~1.0E14의 농도로 도핑한다.
그리고 추가 이온 도핑 영역(34)은 소스 영역과 드레인 영역(32) 아래에 위치하며, 채널 정지 영역(16) 위에 위치한다. 바람직하게는 기판 표면으로부터 700~1,200Å 아래에 형성한다.
이러한 추가 이온 도핑 영역(34)은 게이트(22)와 소스 영역 및 드레인 영역(32) 사이의 전계를 약화시켜 누설 전류를 감소시킬 수 있으며, 따라서 누설 전류로 인한 반도체 소자의 불량을 최소화할 수 있다.
이를 도 5 내지 도 7에 도시한 그래프를 통해 확인할 수 있다.
도 5는 본 발명과 종래 기술에 따른 반도체 기판의 표면으로부터의 깊이에 따른 소스영역과 드레인 영역 사이의 전계를 도시한 그래프이고, 도 6은 본 발명과 종래 기술에 따른 반도체 장치에서 문턱 전압 조절용 이온의 도핑 깊이에 따른 이온의 도핑 농도를 도시한 그래프이고, 도 7은 종래 기술과 본 발명의 실시예에 따른 문턱 전압에 따른 누설 전류의 변화를 도시한 그래프이다.
도 5에 도시한 바와 같이, 종래 기술에 따른 전계보다 본 발명에 따른 전계가 확실히 감소된 것을 확인할 수 있다. 즉, 본 발명에 따른 반도체 장치에서는 도핑 영역(34)이 형성되어 있어 소스 영역과 드레인 영역 사이의 전계를 감소시킨다. 따라서 소스 영역과 드레인 영역 사이에 형성되는 전계로 인한 누설 전류를 최소화할 수 있다.
도 5 및 도 6에 도시한 바와 같이, 문턱 전압 조절용 도핑 영역의 도핑 최고치에서 전계도 최고치를 나타낸다.
도 6에 도시한 종래 기술에 따른 전계의 최고치를 개선하기 위해서는 문턱 전압 조절용 도핑 영역의 도핑 깊이를 기판 표면과 인접하게 형성하여야 한다. 문턱 전압 조절용 도핑 깊이가 기판과 인접할수록 문턱 전압 조절용 도핑 영역의 도핑 이온 농도를 줄일 수 있으며, 이에 따라 채널 영역과 소스/드레인 졍션 영역의 전계를 약화시킬 수 있다.
따라서 본 발명에서는 문턱 전압 조절용 도핑 영역을 기판 표면으로부터 150~300Å의 깊이에 형성하며, 이에 따라 도 6에 도시한 바와 같이 전계가 감소한 것을 확인할 수 있다.
또한, 본 발명에 따라 소스/드레인 영역과 웰 영역 사이에 추가 도핑 영역을 형성하여 웰 영역과 소스/드레인 졍션 사이의 전계를 약화시킬 수 있다.
따라서 도 7에 도시한 바와 같이, 문턱 전압이 증가하더라도 누설 전류(Ioff leakage)가 증가하지 않는 것을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
이상 설명한 바와 같이, 추가 이온 도핑 영역을 더 형성함으로써 게이트와 소스 영역 및 드레인 영역 사이의 전계로 인한 누설 전류를 최소화할 수 있다. 따라서 소자의 신뢰성이 향상되어 고품질의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 단면도이고,
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다.
도 5는 본 발명과 종래 기술에 따른 반도체 기판의 표면으로부터의 깊이에 따른 채널 영역과 소스/드레인 졍션 사이의 전계를 도시한 그래프이고,
도 6은 본 발명과 종래 기술에 따른 반도체 장치에서 문턱 전압 조절용 이온의 도핑 깊이에 따른 이온의 도핑 농도를 도시한 그래프이고,
도 7은 종래 기술과 본 발명의 실시예에 따른 문턱 전압에 따른 누설 전류의 변화를 도시한 그래프이다.
Claims (6)
- 활성 영역을 한정하는 소자 분리 영역을 가지는 반도체 기판,상기 기판의 소정 영역 위에 형성되어 있는 게이트 산화막,상기 게이트 산화막 위에 형성되어 있는 게이트,상기 게이트의 측면에 형성되어 있는 스페이서,상기 기판의 소정 영역에 도전형 불순물이 도핑되어 있는 문턱 전압 조절용 도핑 영역, 할로 영역, 소스 영역, 드레인 영역, 추가 도핑 영역, 채널 정지 영역 및 웰 영역을 포함하고,상기 추가 도핑 영역은 상기 소스 영역 및 드레인 영역과 상기 웰 영역 사이에 위치하는 반도체 장치.
- 제1항에서,상기 문턱 전압 조절용 도핑 영역은 상기 기판의 표면으로부터 250~300Å 아래에 형성되어 있는 반도체 장치.
- 제1항에서,상기 추가 도핑 영역은 상기 기판의 표면으로부터 700~1,200Å 아래에 형성되어 있는 반도체 장치.
- 반도체 기판에 소자 분리 영역을 형성하여 활성 영역을 한정하는 단계,상기 활성 영역에 도전형 불순물 이온을 서로 다른 깊이로 주입하여 웰 영역, 채널 정지 영역 및 문턱 전압 조절용 도핑 영역을 형성하는 단계,상기 기판 위에 게이트 산화막 및 게이트를 형성하는 단계,상기 기판의 소정 영역에 도전형 불순물 이온을 도핑하여 저농도 도핑 영역, 할로 영역을 형성하는 단계,상기 게이트의 측면에 스페이서를 형성하는 단계,상기 기판의 소정 영역에 도전형 불순물 이온을 도핑하여 소스 영역 및 드레인 영역과 추가 도핑 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제4항에서,상기 추가 도핑 영역을 형성하는 단계에서 상기 소스 영역 및 드레인 영역과 상기 추가 이온 도핑 영역에는 동일한 이온이 주입되는 반도체 장치의 제조 방법.
- 제4항에서,상기 추가 도핑 영역에는 도전형 불순물 이온을 5.0E13~1.0E14 개/Cm3의 농도로 주입하는 반도체 장치의 제조 방법.
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