KR100614658B1 - 반도체 장치의 고전압 트랜지스터 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치의 고전압 트랜지스터 및 그 형성 방법을 제공한다. 이 고전압 트랜지스터의 채널 영역은 제1 영역 및 제2 영역을 갖는다. 제1 영역은 제2 영역에 비하여 높은 불순물 농도를 갖는다. 또한, 제1 영역은 소자분리막과 접촉한다. 이로써, 고전압 트랜지스터의 누설전류 특성을 향상시킬 수 있다.

Description

반도체 장치의 고전압 트랜지스터 및 그 형성 방법{HIGH VOLTAGE-TRANSISTOR OF A SEMICONDUCTOR DEVICE AND METHOD OF THE SAME}
도 1a은 종래의 고전압 트랜지스터를 보여주는 평면도이다.
도 1b 및 도 1c은 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 고전압 트랜지스터를 보여주는 평면도이다.
도 2b 및 도 2c는 각각 도 2a의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 장치의 고전압 트랜지스터를 보여주는 평면도이다.
도 3b는 도 3a의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 4는 본 발명에 따른 고전압 트랜지스터의 특성을 설명하기 위한 게이트 전압에 따른 소오스-드레인간 전류를 나타내는 그래프이다.
도 5a 내지 8a는 본 발명의 실시예들에 따른 반도체 장치의 고전압 트랜지스터의 형성 방법을 설명하기 위한 평면도들이다.
도 5b 내지 8b는 각각 도 5a 내지 도 8a의 Ⅵ-Ⅵ'을 따라 취해진 단면도들이 다.
도 5c 내지 8c는 각각 도 5a 내지 도 8a의 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 특히, 반도체 장치의 고전압 트랜지스터 및 그 형성 방법에 관한 것이다.
반도체 장치의 전계 효과 트랜지스터들 중에는 높은 전압이 인가되는 고전압 전계 효과 트랜지스터들(이하, 고전압 트랜지스터라 함)이 있다. 고전압 트랜지스터는 전기적으로 데이타를 쓰고 지우기 위하여 고전압이 요구되는 이이피롬 장치(EEPROM device; Electrically Erasable and Programable Read Only Memory device) 또는 외부의 높은 전압을 받아들여 동작하는 반도체 장치들 등에 사용될 수 있다. 통상, 높은 인가 전압으로 인하여 고전압 트랜지스터는 높은 내구성이 요구되며, 또한, 고전압 트랜지스터는 누설 전류 특성에 대한 각별한 관심이 요구된다.
도 1a은 종래의 고전압 트랜지스터를 보여주는 평면도이고, 도 1b 및 도 1c은 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(1)의 소정영역을 식각하여 활성영역(A)을 한정하는 트렌치(2)를 형성하고, 상기 트렌치(2)를 채우는 소자분리 막(3)을 형성한다. 상기 활성영역(A) 상부를 가로지르는 게이트 전극(5)이 배치되고, 상기 게이트 전극(5)과 상기 활성영역(A) 사이에 게이트 산화막(4)이 개재된다.
상기 게이트 전극(5) 일측의 상기 활성영역(A)에 소오스 영역(6s)이 형성되고, 상기 소오스 영역(6s)에 대향된 상기 게이트 전극(5) 타측의 상기 활성영역(A)에 드레인 영역(6d)이 형성된다. 상기 게이트 전극(5), 상기 소오스 영역(6s) 및 상기 드레인 영역(6d)은 고전압 트랜지스터를 구성한다.
상기 게이트 전극(5) 아래에 정의된 채널 영역은 제1 도전형의 불순물들로 도핑되고, 상기 소오스 및 드레인 영역들(6s,6d)은 제2 도전형의 불순물들로 도핑된다. 이에 따라, 상기 채널 영역과 상기 소오스/드레인 영역들(6s,6d)은 PN 접합을 이룬다.
상기 고전압 트랜지스터에는 높은 전압이 인가됨으로써, 상기 게이트 산화막(4)이 손상되거나, 상기 게이트 전극(5)으로부터 상기 게이트 산화막(4)을 통하여 상기 채널 영역으로 누설전류가 발생될 수 있다. 이러한 문제점들을 해결하기 위하여 상기 게이트 산화막(4)은 일반적인 트랜지스터들(ex, 저전압 트랜지스터등)에 비하여 월등히 두껍게 형성될 수 있다.
또한, 상기 고전압 트랜지스터에 인가되는 고전압에 의하여 상기 소오스/드레인 영역들(6s,6d)과 상기 채널 영역간의 접합 누설전류 특성이 열화될 수 있다. 이를 해결하기 위하여, 상기 채널 영역은 매우 낮은 불순물 농도를 갖는다. 또한, 상기 소오스/드레인 영역들(6s,6d)도 낮은 불순물 농도를 가질 수 있다.
통상적으로, PN접합된 P형 및 N형 반도체들의 불순물 농도를 감소시키면, PN접합의 정션 브레이크 다운(junction breakdown) 전압이 증가된다. 이로써, P형 및 N형 반도체들간의 접합 누설전류가 감소된다. 이러한 이유들에 의해 상기 채널 영역은 매우 낮은 불순물 농도를 갖는다.
상술한 종래의 고전압 트랜지스터에 있어서, 여러가지 요인들에 의하여 상기 채널 영역과 상기 게이트 산화막(4)간의 경계면에 계면 상태들이 형성될 수 있다. 특히, 상기 소자분리막(3)과 인접한 상기 채널 영역의 양 가장자리들(7)에는 높은 밀도의 상기 계면 상태들이 형성될 수 있다. 상기 계면 상태들을 생성하는 요인들 중에 하나는 식각 손상이라 할 수 있다.
상기 트렌치(2)의 형성을 위한 식각 공정시, 상기 채널 영역의 양 가장자리들(7)은 식각 손상될 수 있다. 이에 반하여, 상기 채널 영역의 중앙부는 마스크 패턴(미도시함)에 의해 덮혀 있음으로 식각 손상으로부터 영향을 덜 받는다. 따라서, 상기 양 가장자리들(7)의 계면 상태들의 밀도는 상기 중앙부의 그것에 비하여 높을 수 있다.
상기 계면 상태들은 상기 채널 영역의 페르미(fermi) 준위를 변화시킬 수 있다. 이에 따라, 상기 채널 영역은 공핍 상태 또는 반전 상태로 변경시킬 수 있다. 상기 계면 상태들의 밀도가 증가할수록 상기 페르미 준위의 변화 정도가 심화될 수 있다. 이로 인하여, 상기 고전압 트랜지스터가 턴오프(turn off)된 상태에서 상기 채널 영역을 통하여 상기 소오스 및 드레인 영역들(6s,6d)간에 누설전류(8)가 발생될 수 있다. 특히, 상기 소오스-드레인간 누설전류(8)는 상기 계면 상태들의 밀도 가 높은 상기 채널 영역의 양 가장자리들(7)을 통하여 흐를 수 있다.
또한, 상기 채널 영역과 상기 소오스/드레인 영역들(6s,6d)간의 접합 누설전류를 최소화하기 위하여 상기 채널 영역의 불순물 농도는 매우 낮은 상태이다. 통상, 상기 채널 영역의 불순물 농도가 낮을수록 상기 계면 상태들에 의한 상기 채널 영역의 공핍화 또는 반전화가 더욱 심화될 수 있다. 결과적으로, 상기 채널 영역의 불순물 농도가 매우 낮기 때문에, 상기 소오스-드레인간 누설전류(8)는 더욱 증가될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는 누설전류 특성이 향상된 반도체 장치의 고전압 트랜지스터 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 채널 영역을 통한 소오스-드레인간 누설전류를 최소화할 수 있는 반도체 장치의 고전압 트랜지스터 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 채널 영역을 통한 소오스-드레인간 누설전류를 최소화함과 더불어 접합 누설전류를 최소화할 수 있는 반도체 장치의 고전압 트랜지스터 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 장치의 고전압 트랜지스터를 제공한다. 본 발명의 일 실시예에 따른 고전압 트랜지스터는 반도체 기판에 형성되 어 활성영역을 한정하는 소자분리막, 및 게이트 절연막을 개재하여 상기 활성영역을 가로지르는 게이트 전극을 포함할 수 있다. 소오스 영역 및 드레인 영역이 상기 게이트 전극 양측의 상기 활성영역에 각각 배치된다. 채널 영역이 상기 게이트 전극 아래에 정의된다. 이때, 상기 채널 영역은 제1 영역 및 제2 영역을 갖는다. 상기 제1 영역은 상기 소자분리막과 접촉하고, 상기 제1 영역은 상기 제2 영역에 비하여 높은 불순물 농도를 갖는다.
구체적으로, 상기 제1 영역은 상기 드레인 영역으로 부터 이격되는 것이 바람직하다. 상기 제1 영역은 상기 소오스 영역과 접촉할 수 있다. 상기 제1 영역이 상기 소오스 영역과 접촉한 경우, 상기 드레인 영역에 인가되는 드레인 전압과 상기 채널 영역에 인가되는 백바이어스(back bias) 전압간의 전압차는 상기 소오스 영역에 인가되는 소오스 전압과 상기 백바이어스 전압간의 전압차에 비하여 높은 것이 바람직하다.
이와는 다르게, 상기 제1 영역은 상기 소오스 영역으로 부터 이격될 수 있다. 이 경우에, 상기 제1 영역과 상기 소오스 영역간의 거리는 상기 제1 영역과 상기 드레인 영역간의 거리보다 짧을 수 있다.
상기 채널 영역은 한쌍의 상기 제1 영역들을 포함할 수 있다. 이때, 상기 한쌍의 제1 영역들은 서로 이격되어 상기 채널 영역 양측의 상기 소자분리막과 각각 접촉한다.
상기 채널 영역은 제1 도전형의 불순물들로 도핑되고, 상기 소오스 및 드레인 영역들은 제2 도전형의 불순물들로 도핑되는 것이 바람직하다.
본 발명의 다른 실시예에 따른 고전압 트랜지스터는 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막, 게이트 절연막을 개재하여 상기 활성영역을 가로지르는 게이트 전극 및 상기 게이트 전극 양측의 상기 활성영역에 각각 형성된 소오스 영역 및 드레인 영역을 포함할 수 있다. 상기 게이트 전극 아래에 정의된 채널 영역은 한쌍의 제1 영역들 및 제2 영역을 갖는다. 상기 한쌍의 제1 영역들은 서로 이격되어 상기 채널 영역 양측의 상기 소자분리막에 각각 접촉하고, 상기 제1 영역은 상기 제2 영역에 비하여 높은 불순물 농도를 갖는다.
상술한 기술적 과제들을 해결하기 위한 반도체 장치의 고전압 트랜지스터의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 제1 도전형의 불순물들로 도핑된 반도체 기판에 활성영역을 한정하는 소자분리막, 및 제1 도전형의 불순물 이온 주입으로 형성되어 상기 소자분리막과 접촉하는 채널 도핑층을 형성한다. 게이트 절연막을 개재하여 상기 활성영역을 가로지르는 게이트 전극을 형성한다. 상기 게이트 전극은 상기 채널 도핑층을 덮는다. 상기 게이트 전극을 마스크로 사용하여 제2 도전형의 불순물 이온들을 주입하여 소오스 영역 및 드레인 영역을 형성한다. 상기 게이트 전극 아래의 채널 영역은 제1 영역 및 제2 영역을 갖는다. 이때, 상기 제1 영역은 상기 게이트 전극 아래의 상기 채널 도핑층이고, 상기 제2 영역은 상기 게이트 전극 아래의 상기 채널 도핑층이 형성되지 않은 영역이다.
구체적으로, 상기 활성영역에 서로 이격된 한쌍의 상기 채널 도핑층들이 형성될 수 있다. 상기 한쌍의 채널 도핑층들은 상기 활성영역 양측의 상기 소자분리막과 각각 접촉한다. 상기 게이트 전극은 상기 한쌍의 채널 도핑층들을 덮도록 형 성되어 상기 채널 영역은 한쌍의 상기 제1 영역들 및 상기 제2 영역을 갖는다. 상기 제1 영역은 상기 드레인 영역과 이격되도록 형성되는 것이 바람직하다. 상기 게이트 전극은 상기 채널 도핑층의 일부를 덮도록 형성되어 상기 제1 영역은 상기 소오스 영역과 접촉할 수 있다. 이와는 달리, 상기 게이트 전극은 상기 채널 도핑층을 완전히 덮도록 형성될 수 있다. 이때, 상기 게이트 전극의 양측벽들은 상기 채널 도핑층으로부터 이격된다. 이로써, 상기 소오스 영역은 상기 제1 영역과 이격되도록 형성될 수 있다. 상기 소오스 영역과 상기 제1 영역간의 거리는 상기 드레인 영역과 상기 제2 영역간의 거리에 비하여 짧게 형성될 수 있다.
상기 소자분리막 및 채널 도핑층을 형성하는 단계는 상기 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계, 및 상기 활성영역에 제1 도전형의 불순물 이온들을 선택적으로 주입하여 상기 소자분리막과 접촉하는 상기 채널 도핑층을 형성하는 단계를 포함할 수 있다.
이와는 다르게, 상기 소자분리막 및 채널 도핑층을 형성하는 단계는 상기 반도체 기판에 제1 불순물 이온들을 선택적으로 주입하여 채널 도핑층을 형성하는 단계, 및 상기 채널 도핑층을 갖는 반도체 기판에 소자분리막을 형성하여 상기 채널 도핑층을 포함하는 활성영역을 한정하는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 고전압 트랜지스터를 보여주는 평면도이고, 도 2b 및 도 2c는 각각 도 2a의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 2a, 도 2b 및 도 2c를 참조하면, 제1 도전형의 불순물들로 도핑된 반도체 기판(100)의 소정영역에 활성영역(106)을 한정하는 소자분리막(108a)이 배치된다. 상기 소자분리막(108a)은 트렌치형 소자분리막인 것이 바람직하다. 즉, 상기 소자분리막(108a)은 상기 반도체 기판(100)에 형성되어 상기 활성영역(106)을 한정하는 트렌치(104)를 채우는 것이 바람직하다.
게이트 전극(118)이 상기 활성영역(106)을 가로지른다. 상기 게이트 전극(118)과 상기 활성영역(106) 사이에 게이트 절연막(116)이 개재된다. 상기 게이트 전극(118) 일측의 상기 활성영역(106)에 소오스 영역(120s)이 배치된다. 상기 소오스 영역(120s)에 대향된 상기 게이트 전극(118) 타측의 상기 활성영역(106)에 드레인 영역(120d)이 배치된다. 상기 소오스 및 드레인 영역들(120s,120d)은 제2 도전형의 불순물들로 도핑된다.
도시하지 않았지만, 상기 게이트 전극(118) 상에 캐핑 절연 패턴(미도시함)이 배치될 수 있으며, 상기 게이트 전극(118) 양측벽에 게이트 스페이서(미도시함)가 배치될 수 있다.
상기 게이트 전극(118) 아래의 상기 활성영역(106)에 채널 영역이 정의된다. 상기 채널 영역은 상기 소오스 영역(120s) 및 상기 드레인 영역(120d) 사이에 배치된다. 상기 채널 영역은 제1 도전형의 불순물들로 도핑된다. 예컨대, 상기 채널 영역이 n형 불순물들로 도핑되고, 상기 소오스 및 드레인 영역들(120s,120d)은 p형 불순물들로 도핑될 수 있다. 이와는 반대로, 상기 채널 영역이 p형 불순물들로 도핑되고, 상기 소오스 및 드레인 영역들(120s,120d)은 n형 불순물들로 도핑될 수 있다.
상기 채널 영역은 서로 다른 불순물 농도의 제1 영역(114a) 및 제2 영역을 갖는다. 이때, 상기 제1 영역(114a)은 상기 제2 영역에 비하여 높은 불순물 농도를 갖는다. 상기 제1 영역(114a)은 상기 소자분리막(108a)과 접촉하는 것이 바람직하다. 상기 게이트 전극(118) 아래에 상기 제1 영역(114a)을 제외한 나머지 활성영역은 상기 제2 영역에 해당한다.
상기 채널 영역은 한쌍의 상기 제1 영역들(114a)을 포함하는 것이 바람직하다. 상기 한쌍의 제1 영역들(114a)은 서로 이격된다. 상기 한쌍의 제1 영역들(114a)은 상기 채널 영역 양측의 상기 소자분리막(108a)과 각각 접촉하는 것이 바람직하다. 상기 한쌍의 제1 영역들(114a) 사이에는 상기 제2 영역이 배치된다.
상술한 바와 같이, 상기 채널 영역의 제1 영역(114a)은 상기 제2 영역에 비 하여 높은 불순물 농도를 갖는다. 이에 따라, 상기 제1 영역(114a)은 상기 반도체 기판(100)과 상기 게이트 절연막(116)간 경계면에 생성될 수 있는 계면 상태들에 의한 페르미 준위의 변화량을 최소화시킨다. 상기 제1 영역(114a)은 상기 소자분리막(108a)과 접촉한다. 즉, 계면 상태들의 높은 밀도로 인하여 소오스-드레인간 누설전류 경로인 상기 소자분리막(108a)과 인접한 상기 채널 영역의 가장자리에 상기 제1 영역(114a)이 배치된다. 이에 따라, 고전압 트랜지스터가 턴오프된 상태에서 소오스-드레인간 누설전류량이 최소화된다. 다시 말해서, 소오스-드레인간 누설전류 경로를 상기 제1 영역(114a)으로 차단시킴으로써, 종래의 소오스-드레인간 누설전류를 최소화할 수 있다.
또한, 상기 채널 영역은 상기 채널 영역 양측의 상기 소자분리막(108a)과 각각 접촉하는 한쌍의 제1 영역들(114a)을 갖는다. 이로써, 소오스-드레인간 누설전류 경로들인 상기 채널 영역의 양 가장자리들을 모두 차단시킨다. 이때, 상기 한쌍의 제1 영역들(114a)은 서로 이격되어 있다. 즉, 상기 제1 영역들(114a) 사이에는 불순물 농도가 상대적으로 낮은 상기 제2 영역이 배치된다. 이로 인하여, 상기 고전압 트랜지스터의 턴온 전류량의 감소가 최소화된다.
상기 제1 영역(114a)은 상기 드레인 영역(120d)으로 부터 이격되는 것이 바람직하다. 이에 따라, 상기 제1 영역(114a)과 상기 드레인 영역(120d) 사이에는 불순물 농도가 낮은 상기 제2 영역이 배치되고, 상기 드레인 영역(120d)은 상기 제2 영역과 접속한다. 이때, 상기 제1 영역(114a)은 상기 소오스 영역(120s)과 접촉할 수 있다.
상기 채널 영역에는 백바이어스(back bias) 전압이 인가되고, 상기 소오스 및 드레인 영역들(120s,120d)에 각각 소오스 전압 및 드레인 전압이 인가된다. 이때, 상기 드레인 전압과 상기 백바이어스 전압간의 전압차는 상기 드레인 전압과 상기 백바이어스 전압간의 전압차에 비하여 월등히 높은 것이 바람직하다. 다시 말해서, 상기 드레인 영역(120d)에는 양의 고전압(엔모스인 경우) 또는 음의 고전압(피모스인 경우)이 인가된다. 이와 달리, 상기 소오스 영역(120s)에는 상기 드레인 영역(120d)에 비하여 월등히 낮은 전압이 인가될 수 있다. 예컨대, 상기 소오스 영역(120s)에는 접지 전압이 인가될 수 있다.
상술한 바와 같이, 고전압이 인가되는 상기 드레인 영역(120d)은 낮은 불순물 농도의 상기 제2 영역과 접촉한다. 이에 따라, 상기 드레인 영역(120d)과 상기 채널 영역간의 접합 누설전류량은 최소화될 수 있다. 이와는 다르게, 상기 소오스 영역(120s)에는 상기 드레인 영역(120d)에 비하여 매우 낮은 전압(ex, 접지 전압등)이 인가된다. 이로 인하여, 상기 소오스 영역(120s)과 높은 불순물 농도의 상기 제1 영역(114a)이 접촉될지라도, 상기 소오스 영역(120s)과 상기 채널 영역간의 접합 누설전류량은 최소화된다.
한편, 상기 채널 영역은 다른 형태를 가질 수 있다. 이를 도 3a 및 도 3b를 참조하여 설명한다. 도면에 있어서, 상술한 고전압 트랜지스터와 동일한 구성요소들은 동일한 참조부호를 사용하였다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 장치의 고전압 트랜지스터를 보여주는 평면도이고, 도 3b는 도 3a의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 3a 및 도 3b를 참조하면, 채널 영역은 제1 영역(114a') 및 제2 영역을 갖는다. 상기 제1 영역(114a') 및 상기 제2 영역은 모두 제1 도전형의 불순물들로 도핑된다. 이때, 상기 제1 영역(114a')은 상기 제2 영역에 비하여 높은 불순물 농도를 갖는다. 상기 제1 영역(114a')은 소자분리막(108a)과 접촉한다. 상기 채널 영역은 한쌍의 상기 제1 영역들(114a')을 갖는 것이 바람직하다. 상기 한쌍의 제1 영역들(114a')은 서로 이격되어 상기 채널 영역 양측의 상기 소자분리막(108a)과 각각 접촉한다. 상기 한쌍의 제1 영역들(114a') 사이에 상기 제2 영역이 배치된다.
상기 제1 영역(114a')은 드레인 영역(120d)으로 부터 이격되어 있다. 이로써, 상기 제1 영역(114a')과 상기 드레인 영역(120d) 사이에 낮은 불순물 농도의 상기 제2 영역이 배치되어 상기 드레인 영역(120d)은 상기 제2 영역과 접속한다. 또한, 도 3a 및 도 3b에 도시된 바와 같이, 상기 제1 영역(114a')은 소오스 영역(120s)으로부터 이격된다. 이로써, 상기 제1 영역(114a')과 상기 소오스 영역(120s) 사이에도 상기 제2 영역이 배치되어 상기 소오스 영역(120s)은 낮은 불순물 농도의 상기 제2 영역과 접속한다. 다시 말해서, 상기 제1 영역(114a')은 상기 소오스 및 드레인 영역들(120s,120d)과 모두 이격되며, 상기 소오스 및 드레인 영역들(120s,120d)은 모두 낮은 불순물 농도의 상기 제2 영역과 접속한다. 상기 제1 영역(114a')과 상기 소오스 영역(120s)간의 거리는 상기 제1 영역(114a')과 상기 드레인 영역(120d)간의 거리에 비하여 짧을 수 있다.
상기 제1 영역(114a') 및 상기 제2 영역을 갖는 상기 채널 영역을 포함하는 고전압 트랜지스터는 도 2a, 도 2b 및 도 2c를 참조하여 설명한 고전압 트랜지스터 와 동일한 효과를 얻을 수 있다. 즉, 높은 불순물 농도의 상기 제1 영역(114a')이 소오스-드레인간 누설전류 경로를 차단함으로써, 고전압 트랜지스터가 턴오프인 상태에서 소오스-드레인간 누설전류량을 최소화할 수 있다. 또한, 상기 제1 영역(114a')은 상기 드레인 영역(120d)과 이격되어 있음으로, 상기 드레인 영역(120d)은 낮은 불순물 농도의 상기 제2 영역과 접속한다. 이에 따라, 상기 드레인 영역(120d)에 고전압이 인가될지라도, 상기 드레인 영역(120d)과 상기 채널 영역간의 접합 누설전류량이 최소화된다.
이에 더하여, 상기 제1 영역(114a')은 상기 소오스 영역(120s)으로부터 이격되어 상기 소오스 영역(120s)도 낮은 불순물 농도의 상기 제2 영역과 접속한다. 이에 따라, 상기 소오스 영역(120s)에 고전압이 인가될지라도, 상기 소오스 영역(120s)과 상기 채널 영역간의 접합 누설전류량은 최소화된다. 결과적으로, 상기 제1 영역(114a')을 갖는 채널 영역을 포함하는 고전압 트랜지스터는 턴온 전류가 양방향으로 흐르게 동작할 수 있다.
본 발명에 따른 고전압 트랜지스터의 소오스-드레인간 누설전류 특성을 확인하기 위한 실험을 수행하였다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명에 따른 반도체 장치의 고전압 트랜지스터의 특성을 설명하기 위한 게이트 전압에 따른 소오스-드레인간 전류를 나타내는 그래프이다.
도 4를 참조하면, 먼저, 실험을 위하여 제1 고전압 트랜지스터를 갖는 제1 시료 및 제2 고전압 트랜지스터를 갖는 제2 시료를 준비하였다. 상기 제1 및 제2 고전압 트랜지스터들은 모두 엔모스 트랜지스터들로 형성하였다. 상기 제1 고전압 트랜지스터의 채널 영역은 그것의 전체에 걸쳐 1×1016/㎤의 p형 불순물 농도로 도핑하였다. 즉, 상기 제1 고전압 트랜지스터는 종래의 고전압 트랜지스터에 해당한다. 상기 제2 고전압 트랜지스터의 채널 영역은 한쌍의 제1 영역들과 제2 영역을 갖도록 형성하였다. 상기 제2 고전압 트랜지스터의 채널 영역은 도 2a에 도시된 바와 같이 형성하였다. 즉, 상기 제2 고전압 트랜지스터는 본 발명에 따른 고전압 트랜지스터에 해당한다. 상기 제1 영역은 1×1017/㎤의 p형 불순물 농도로 형성하였고, 상기 제2 영역은 1×1016/㎤의 p형 불순물 농도로 형성하였다. 상기 제1 영역의 불순물 농도는 상기 제2 영역의 불순물 농도의 10배이다.
상기 제1 고전압 트랜지스터의 게이트 전압(Vg)에 대한 소오스-드레인간 전류량(Id)을 측정한 데이타들을 도 4의 점선(200)으로 나타냈었으며, 상기 제2 고전압 트랜지스터의 게이트 전압에 대한 소오스-드레인간 전류량을 측정한 데이타들을 도 4의 실선(210)으로 나타냈었다. 이때, 상기 제1 및 제2 트랜지스터들의 백바이어스 전압 및 소오스 전압은 모두 접지 전압을 인가하였고, 드레인 전압은 0.1V를 인가하였다.
도 4에 도시된 바와 같이, 게이트 전압(Vg)이 0 V일때(즉, 턴오프 상태), 상기 제1 고전압 트랜지스터의 소오스-드레인간 전류량(Id)은 약 10-8A 이었으며, 상기 제2 고전압 트랜지스터의 소오스-드레인간 전류량(Id)은 거의 0 A이었다. 상기 제2 고전압 트랜지스터는 게이트 전압(Vg)이 2 V 일때, 약 10-14A의 소오스-드레인 간 전류량(Id)이 측정되었다.
상술한 실험데이타들로 볼때, 상기 제2 고전압 트랜지스터는 상기 제1 영역으로 인하여, 소오스-드레인간 누설전류가 차단되었음을 알 수 있다.
도 5a 내지 8a는 본 발명의 실시예들에 따른 반도체 장치의 고전압 트랜지스터의 형성 방법을 설명하기 위한 평면도들이고, 도 5b 내지 8b는 각각 도 5a 내지 도 8a의 Ⅵ-Ⅵ'을 따라 취해진 단면도들이며, 도 5c 내지 8c는 각각 도 5a 내지 도 8a의 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.
도 5a, 도 5b 및 도 5c를 참조하면, 제1 도전형의 불순물들로 도핑된 반도체 기판(100) 상에 하드마스크 패턴(102)을 형성하고, 상기 하드마스크 패턴(102)을 마스크로 사용하여 상기 반도체 기판(100)을 식각하여 활성영역(106)을 한정하는 트렌치(104)를 형성한다. 상기 반도체 기판(100)은 웰(well) 형성 공정에 의하여 제1 도전형의 불순물들로 도핑될 수 있다.
상기 하드마스크 패턴(102)은 상기 반도체 기판(100)에 대하여 식각선택비를 갖는 물질을 포함한다. 예컨대, 상기 하드마스크 패턴(102)은 차례로 적층된 버퍼 산화막 및 실리콘 질화막으로 형성될 수 있다. 상기 버퍼 산화막은 상기 실리콘 질화막과 상기 반도체 기판(100)간의 장력 스트레스를 최소화시키는 역할을 수행한다.
상기 반도체 기판(100) 전면 상에 상기 트렌치(104)를 채우는 절연막(108)을 형성한다. 상기 절연막(108)은 갭필(gap-fill) 특성이 우수한 고밀도 플라즈마 산화막을 포함할 수 있다. 또한, 상기 절연막(108)은 상기 고밀도 플라즈마 산화막을 형성하기 전에 상기 트렌치(104)의 측벽에 형성되는 열산화막을 포함할 수 있다. 이에 더하여, 상기 절연막(108)은 상기 열산화막과 상기 고밀도 플라즈마 산화막 사이에 형성되는 라이너막을 더 포함할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 절연막(108)을 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시키어 상기 트렌치(104)를 채우는 소자분리막(108a)을 형성한다. 이어서, 상기 노출된 하드마스크 패턴(102)을 제거하여 상기 활성영역(106)의 상부면을 노출시킨다.
상기 반도체 기판(100) 상에 감광막(110)을 형성하고, 상기 감광막(110)을 패터닝하여 상기 활성영역(106)의 소정영역을 노출시키는 개구부(112)를 형성한다. 상기 개구부(112)는 상기 소자분리막(108a)과 인접한 상기 활성영역(106)의 소정영역을 노출시킨다. 상기 개구부(112)는 상기 노출된 활성영역(106)에 인접한 상기 소자분리막(108a)의 일부도 노출시킬 수 있다.
상기 감광막(110)에는 한쌍의 상기 개구부들(112)을 형성하는 것이 바람직하다. 상기 한쌍의 개구부들(112)은 서로 이격되어 상기 소자분리막(108a)과 인접한 상기 활성영역(106)의 양 가장자리들을 각각 노출시킨다.
상기 개구부(112)를 갖는 감광막(110)을 마스크로 사용하여 제1 도전형의 불순물들을 주입하여 채널 도핑층(114)을 형성한다. 이때, 상기 채널 도핑층(114)은 상기 소자분리막(108a)과 접촉한다. 상기 개구부(112)가 상기 노출된 활성영역(106)과 인접한 상기 소자분리막(108a)의 일부를 노출시키는 것은 상기 채널 도핑층(114)을 상기 소자분리막(108a)에 접촉시키기 위함이다.
상기 채널 도핑층(114)은 제1 도전형의 불순물로 도핑된 상기 활성영역(106)에 제1 도전형의 불순물들을 더 주입하여 형성된다. 이에 따라, 상기 채널 도핑층(114)의 불순물 농도는 상기 활성영역(106)의 다른 영역에 비하여 높은 불순물 농도를 갖는다. 상기 채널 도핑층(114)을 형성하기 위한 제1 도전형의 불순물들은 무거운 원소들일 수 있다. 예컨대, 상기 제1 도전형의 불순물 이온들이 n형일 경우, 아세닉 이온들을 주입할 수 있다. 이와는 달리, 상기 제1 도전형의 불순물 이온들이 p형인 경우, 이불화붕소(BF2) 이온들을 주입할 수 있다. 상기 감광막(110)을 형성하기 전에, 상기 활성영역(106)의 표면에 이온주입을 위한 버퍼 산화막(미도시함)을 형성할 수 있다.
상술한 방법과 달리, 상기 채널 도핑층(114)을 먼저 형성한 후에, 상기 활성영역(106)이 상기 채널 도핑층(114)에 정렬되도록 상기 소자분리막(108a)을 형성할 수 있다. 이를 구체적으로 설명하면, 제1 도전형의 불순물들로 도핑된 반도체 기판(100)의 소정영역에 제1 도전형의 불순물 이온들을 선택적으로 주입하여 상기 채널 도핑층(114)을 형성한다. 이어서, 하드마스크를 이용하여 상기 반도체 기판(100)을 선택적으로 식각하여 상기 활성영역(106)을 한정하는 상기 트렌치(104)를 형성한다. 이때, 상기 활성영역(106)은 상기 채널 도핑층(114)을 포함한다. 이어서, 상기 트렌치(104)를 채우는 상기 소자분리막(108a)을 형성한다. 이 경우에, 상기 트렌치(104)의 형성을 위하여 상기 반도체 기판(100)의 식각된 부분은 상기 채널 도핑층(114)의 일부를 포함할 수 있다. 이에 따라, 상기 채널 도핑층(114)의 일부는 상기 트렌치(114)를 위한 식각 공정시 제거될 수 있다. 이에 따라, 상기 채널 도핑층(114)을 상기 소자분리막(108a)에 확실하게 접촉할 수 있다.
계속해서, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b 및 도 8c를 참조하면, 상기 감광막(110)을 상기 반도체 기판(100)으로부터 제거한다. 상기 감광막(110)을 제거한 후에, 세정 공정을 수행하여 상기 활성영역(106)의 표면을 노출시킨다. 상기 세정 공정은 상기 감광막(110)의 잔여물등을 제거할 수 있다. 또한, 상기 세정 공정은 상기 이온 주입을 위한 상기 버퍼 산화막을 제거할 수 있다.
이어서, 상기 반도체 기판(100) 상에 게이트 절연막(116) 및 게이트 도전막을 차례로 형성하고, 상기 게이트 도전막을 패터닝하여 상기 활성영역(106)을 가로지르는 게이트 전극(118)을 형성한다. 이때, 상기 게이트 전극(118)은 상기 채널 도핑층(114)의 일부를 덮는다. 이에 따라, 상기 채널 도핑층(114)의 다른 일부는 상기 게이트 전극(118)의 일측에 노출될 수 있다. 또한, 상기 게이트 전극(118)은 상기 채널 도핑층(114)이 형성되지 않은 상기 활성영역(106)의 일부도 덮는다.
상기 게이트 전극(118)을 마스크로 사용하여 제2 도전형의 불순물 이온들을 주입하여 상기 게이트 전극(118) 양측에 소오스 영역(120s) 및 드레인 영역(120d)을 형성한다. 이때, 상기 게이트 전극(118)의 아래에는 채널 영역이 정의된다. 상기 채널 영역은 제1 영역(114a) 및 제2 영역을 갖는다.
상기 게이트 전극(118)에 의해 덮혀진 상기 채널 도핑층(114)의 일부는 상기 제1 영역(114a)에 해당하며, 상기 게이트 전극(118) 아래에 상기 채널 도핑층(114)이 형성되지 않은 영역은 상기 제2 영역에 해당한다. 이때, 상기 채널 도핑층(114) 의 불순물 농도는 상기 채널 도핑층(114)이 형성되지 않은 상기 활성영역(118)에 비하여 높은 불순물 농도를 갖는다. 이에 따라, 상기 제1 영역(114a)은 상기 제2 영역에 비하여 높은 불순물 농도를 갖는다.
상기 제1 영역(114a)은 상기 드레인 영역(120d)으로부터 이격되도록 형성된다. 상기 제1 게이트 전극(118)의 폭을 상기 제1 영역(114a)의 폭에 비하여 넓게 형성함으로써, 상기 제1 영역(114a)을 상기 드레인 영역(120d)으로부터 이격시킬 수 있다. 상기 게이트 전극(118)이 상기 채널 도핑층(114)의 일부를 덮음으로써, 상기 제1 영역(114a)은 상기 소오스 영역(120s)과 접촉할 수 있다. 상기 게이트 전극(118)의 일측에 노출된 상기 채널 도핑층(114)의 다른 일부는 상기 제2 도전형의 불순물 이온들에 의해 상기 소오스 영역(120s)으로 형성된다.
상술한 방법들에 의해 도 2a, 도 2b 및 도 2c에 도시된 고전압 트랜지스터를 구현할 수 있다.
한편, 도 3a 및 도 3b에 도시된 고전압 트랜지스터를 형성하는 방법은 상술한 방법과 매우 유사하다. 다만, 상기 게이트 전극(118)이 상기 채널 도핑층(114)을 완전히 덮도록 형성한다. 이때, 상기 게이트 전극(118)의 양측벽들이 모두 상기 채널 도핑층(114)으로부터 이격되도록 형성한다. 이에 따라, 상기 소오스 및 드레인 영역들(120s,120d)로 부터 이격된 도 3a 및 도 3b의 제1 영역(114a')을 구현할 수 있다. 도3a 및 도 3b의 제1 영역(114a')은 상기 게이트 전극(118)에 의해 완전히 덮혀진 상기 채널 도핑층(114)에 해당한다. 상기 소오스 영역(120s)과 인접한 상기 게이트 전극(118)의 제1 측벽과 상기 게이트 전극(118) 아래의 상기 채널 도 핑층(114)간의 거리를 제1 거리로 정의하고, 상기 드레인 영역(120d)과 인접한 상기 게이트 전극(118)의 제2 측벽과 상기 게이트 전극(118) 아래의 상기 채널 도핑층(114)간의 거리를 제2 거리로 정의한다. 이때, 상기 제1 거리가 상기 제2 거리보다 짧도록 상기 게이트 전극(118)을 상기 채널 도핑층(114)에 정렬시킬 수 있다. 이에 따라, 도 3a 및 도 3b의 제1 영역(114a')과 상기 소오스 영역(120s)간의 거리가 상기 제1 영역(114a')과 상기 드레인 영역(120d)간의 거리보다 짧을 수 있다.
상술한 바와 같이, 본 발명에 따르면, 게이트 전극 아래의 채널 영역은 제1 영역 및 제2 영역을 포함한다. 상기 제1 영역은 상기 제2 영역에 비하여 높은 불순물 농도를 갖는다. 또한, 상기 제1 영역은 소자분리막과 접촉한다. 이로 인하여, 소오스-드레인간 누설전류의 경로가 상기 제1 영역에 의하여 차단된다. 그 결과, 고전압 트랜지스터의 턴오프 상태에서, 소오스-드레인간 누설전류를 최소화할 수 있다.
또한, 상기 제1 영역은 드레인 영역으로부터 이격되도록 형성된다. 이에 따라, 상기 드레인 영역은 낮은 불순물 농도의 상기 제2 영역과 접촉한다. 이로써, 상기 드레인 영역에 고전압이 인가될지라도, 상기 드레인 영역과 상기 채널 영역간의 접합 누설전류가 최소화될 수 있다.

Claims (20)

  1. 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막;
    게이트 절연막을 개재하여 상기 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 상기 활성영역에 각각 형성된 소오스 영역 및 드레인 영역; 및
    상기 게이트 전극 아래에 정의되되, 제1 영역 및 제2 영역을 갖는 채널 영역을 포함하되, 상기 제1 영역은 상기 소자분리막과 접촉하고, 상기 제1 영역은 상기 제2 영역에 비하여 불순물 농도가 높은 것을 특징으로 하는 고전압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 영역은 상기 드레인 영역으로 부터 이격된 것을 특징으로 하는 고전압 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제1 영역은 상기 소오스 영역과 접촉하는 것을 특징으로 하는 고전압 트랜지스터.
  4. 제 3 항에 있어서,
    상기 채널 영역에 백바이어스 전압이 인가되고, 상기 소오스 영역에 소오스 전압이 인가되며, 상기 드레인 영역에 드레인 영역이 인가되되,
    상기 드레인 전압과 상기 백바이어스 전압간의 전압차는 상기 소오스 전압과 상기 백바이어스 전압간의 전압차에 비하여 높은 것을 특징으로 하는 고전압 트랜지스터.
  5. 제 2 항에 있어서,
    상기 제1 영역은 상기 소오스 영역으로부터 이격된 것을 특징으로 하는 고전압 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제1 영역과 상기 소오스 영역간의 거리는 상기 제1 영역과 상기 드레인 영역간의 거리보다 짧은 것을 특징으로 하는 고전압 트랜지스터.
  7. 제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,
    상기 채널 영역은 한쌍의 상기 제1 영역들을 포함하되, 상기 한쌍의 제1 영역들은 서로 이격되어 상기 채널 영역 양측의 상기 소자분리막과 각각 접촉하는 것을 특징으로 하는 고전압 트랜지스터.
  8. 제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,
    상기 채널 영역은 제1 도전형의 불순물들로 도핑되고, 상기 소오스 영역 및 상기 드레인 영역은 제2 도전형의 불순물들로 도핑된 것을 특징으로 하는 고전압 트랜지스터.
  9. 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막;
    게이트 절연막을 개재하여 상기 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 상기 활성영역에 각각 형성된 소오스 영역 및 드레인 영역; 및
    상기 게이트 전극 아래에 정의되되, 한쌍의 제1 영역들 및 제2 영역을 갖는 채널 영역을 포함하되, 상기 한쌍의 제1 영역들은 서로 이격되어 상기 채널 영역 양측의 상기 소자분리막에 각각 접촉하고, 상기 제1 영역은 상기 제2 영역에 비하여 높은 불순물 농도를 갖는 것을 특징으로 하는 고전압 트랜지스터.
  10. 제 9 항에 있어서,
    상기 제1 영역들은 상기 드레인 영역으로부터 이격된 것을 특징으로 하는 고전압 트랜지스터.
  11. 제 10 항에 있어서,
    상기 제1 영역들은 상기 소오스 영역과 접촉하는 것을 특징으로 하는 고전압 트랜지스터.
  12. 제 10 항에 있어서,
    상기 제1 영역들은 상기 소오스 영역으로부터 이격된 것을 특징으로 하는 고전압 트랜지스터.
  13. 제1 도전형의 불순물들로 도핑된 반도체 기판에 활성영역을 한정하는 소자분리막, 및 제1 도전형의 불순물 이온 주입으로 형성되어 상기 소자분리막과 접촉하는 채널 도핑층을 형성하는 단계;
    게이트 절연막을 개재하여 상기 활성영역을 가로지르되, 상기 채널 도핑층을 덮는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 마스크로 사용하여 제2 도전형의 불순물 이온들을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하되,
    상기 게이트 전극 아래의 채널 영역은 제1 및 제2 영역들을 가지되, 상기 제1 영역은 상기 게이트 전극 아래의 상기 채널 도핑층이고, 상기 제2 영역은 상기 게이트 전극 아래의 상기 채널 도핑층이 형성되지 않은 영역인 것을 특징으로 특징으로 하는 고전압 트랜지스터의 형성 방법.
  14. 제 13 항에 있어서,
    상기 활성영역에 서로 이격된 한쌍의 상기 채널 도핑층들이 형성되되,
    상기 한쌍의 채널 도핑층들은 상기 활성영역 양측의 상기 소자분리막과 각각 접촉하고, 상기 게이트 전극은 상기 한쌍의 채널 도핑층들을 덮도록 형성되어 상기 채널 영역은 한쌍의 상기 제1 영역들 및 상기 제2 영역을 갖는 것을 특징으로 하는 고전압 트랜지스터의 형성 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제1 영역은 상기 드레인 영역과 이격되도록 형성된 것을 특징으로 하는 고전압 트랜지스터의 형성 방법.
  16. 제 15 항에 있어서,
    상기 게이트 전극은 상기 채널 도핑층의 일부를 덮도록 형성되어 상기 제1 영역은 상기 소오스 영역과 접촉하는 것을 특징으로 하는 고전압 트랜지스터의 형성 방법.
  17. 제 15 항에 있어서,
    상기 게이트 전극은 상기 채널 도핑층을 완전히 덮도록 형성하되, 상기 게이트 전극의 양측벽들은 상기 채널 도핑층으로부터 이격되도록 형성되어 상기 소오스 영역은 상기 제1 영역과 이격되는 것을 특징으로 하는 고전압 트랜지스터의 형성 방법.
  18. 제 17 항에 있어서,
    상기 소오스 영역과 상기 제1 영역간의 거리는 상기 드레인 영역과 상기 제2 영역간의 거리에 비하여 짧게 형성되는 것을 특징으로 하는 고전압 트랜지스터의 형성 방법.
  19. 제 13 항 또는 제 14 항에 있어서,
    상기 소자분리막 및 채널 도핑층을 형성하는 단계는,
    상기 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계; 및
    상기 활성영역에 제1 도전형의 불순물 이온들을 선택적으로 주입하여 상기 소자분리막과 접촉하는 상기 채널 도핑층을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 형성 방법.
  20. 제 13 항 또는 제 14 항에 있어서,
    상기 소자분리막 및 상기 채널 도핑층을 형성하는 단계는,
    상기 반도체 기판에 제1 불순물 이온들을 선택적으로 주입하여 채널 도핑층을 형성하는 단계; 및
    상기 채널 도핑층을 갖는 반도체 기판에 소자분리막을 형성하여 상기 채널 도핑층을 포함하는 활성영역을 한정하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 형성 방법.
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