JP2000307061A - 静電放電保護デバイス - Google Patents

静電放電保護デバイス

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JP2000307061A
JP2000307061A JP11319562A JP31956299A JP2000307061A JP 2000307061 A JP2000307061 A JP 2000307061A JP 11319562 A JP11319562 A JP 11319562A JP 31956299 A JP31956299 A JP 31956299A JP 2000307061 A JP2000307061 A JP 2000307061A
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JP11319562A
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Steven W Brockett
ダブリュウ．ブロケット スティーブン
Wesley C Mickanin
シー．ミッカニン ウェスリー
Steven D Bingham
ディー．ビンガム スティーヴン
Dennis A Criss
エイ．クリス デニス
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Triquint Semiconductor Inc
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

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Abstract

(57)【要約】 【課題】 寄生容量の増大を伴うことなく静電放電（Ｅ
ＳＤ）電圧／電流を消散させるＥＳＤ保護デバイス、お
よびその保護デバイスを内蔵した半導体集積回路デバイ
スを提供する。 【解決方法】 信号線への静電放電スパイクを減らす静
電放電保護デバイスは、化合物半導体基板など半導体材
料の内部に形成した第１および第２のコンタクト領域を
含む。信号線と第１のコンタクト領域との間に第１の端
子を電気的に接続する。第２のコンタクト領域と接地電
位点などのシンクとの間に第２の端子を電気的に接続す
る。前記第１および第２のコンタクト領域の間の前記半
導体材料の内部に分離領域を形成する。分離領域は上記
半導体材料のイオン打込みによる損傷領域で構成するこ
ともできる。この静電放電保護デバイスは半導体集積回
路構成部分を静電放電から保護し、しかもそれに伴う入
力／出力線の寄生容量増大はごく小さい値に留めるの
で、ＲＦ回路用集積回路チップに特に有用である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は集積回路に関し、
特に静電放電保護デバイスに関する。
【０００２】
【発明が解決しようとする課題】静電放電によって集積
回路が損傷を受ける可能性があることは周知である。静
電放電はチップパッケージの組立および試験の諸段階で
種々の原因により発生し得る。チップの損傷を防止する
ために、チップに静電放電（ＥＳＤ）電圧／電流消散用
のＥＳＤ保護デバイスを内蔵する必要がある。
【０００３】従来のＥＳＤ保護デバイスは各入出力（Ｉ
／Ｏ）線と接地線や電源との間に接続した並列短絡手段
を通常備える。これらデバイスのためにＩ／Ｏ線の寄生
容量が不都合なレベルまで増大することが少なくない。
この寄生容量は特に無線周波数（ＲＦ）回路に悪影響を
及ぼし得る。
【０００４】したがって、従来技術の上述の問題点を解
消した静電放電保護回路に対する需要が高まっている。
特に、寄生容量を低下させた電子放電保護デバイスが必
要とされている。
【０００５】
【課題を解決するための手段】この発明の一つの実施例
では、この静電放電保護デバイスは化合物半導体基板な
どの半導体材料内に第１および第２のコンタクト領域を
備える。第１の端子を信号線と前記第１のコンタクト領
域との間に電気的に接続する。第２の端子を前記第２の
コンタクト領域と地気などのシンクとの間に電気的に接
続する。前記半導体材料内部の前記第１および第２のコ
ンタクト領域の間に分離領域を形成する。一つの実施例
では、その分離領域は半導体材料のイオン打込みによる
損傷部分で構成する。
【０００６】この発明のもう一つの側面によると、静電
放電保護デバイスの製造方法を提供できる。この製造方
法は半導体材料内部に第１および第２のコンタクト領域
を形成する過程と、その半導体材料内部の前記第１およ
び第２のコンタクト領域の間に分離領域を形成する過程
と、前記第１のコンタクト領域の上に第１の電気的コン
タクトを形成する過程と、前記第２の領域の上に第２の
電気的コンタクトを形成する過程とを伴う。
【０００７】この発明の利点は静電放電保護デバイスが
集積回路部品を静電放電に対して保護できることであ
る。この発明のもう一つの利点は、この静電放電保護デ
バイスによるＩ／Ｏ線への寄生容量の付加がごく小さい
値に留まることであり、特にＲＦ信号回路用に有利であ
ることである。
【０００８】
【発明の実施の形態】この発明の好ましい実施例および
それらの利点は図面の図１乃至図４を参照することによ
ってよりよく理解されよう。これら図面全体を通じて、
同一の構成要素は同一の参照数字を付けて図示してあ
る。
【０００９】図１を参照すると、集積回路チップ１０の
ブロック図が示してある。集積回路チップ１０は、たと
えば９００MHzで動作する低雑音増幅器などのＲＦ回路
で構成される回路１２を含む。回路１２はひと組のＩ／
Ｏ線１６によりひと組のＩ／Ｏパッド１４に接続する。
Ｉ／Ｏパッド１４は例えばボンディングワイヤにより組
立てチップパッケージ（図示してない）上のリードに接
続する。
【００１０】ＥＳＤパルスがＩ／Ｏ線１６経由で回路１
２に伝導されることを防ぐようにＥＳＤ保護デバイス１
８をＩ／Ｏ線１６の各々に接続する。ＥＳＤ保護デバイ
ス１８の各々は従来のＥＳＤ保護デバイスをＩ／Ｏ線の
場合と同様に対応のＩ／Ｏパッド１４の近傍に配置する
こともでき、また回路１２の近傍に配置することもでき
る。ＥＳＤ保護デバイス１８の各々は対応のＩ／Ｏ線１
６とシンク２０との間に電気的に接続する。シンク２０
が例えばローカルな接地、外部接地、電源または回路１
２に損傷を与えるおそれのある種類および大きさの静電
放電に伴うレベルの電荷や電流を吸収するのに十分な容
量の上記以外のシンクであり得ることは後述の説明から
理解されよう。
【００１１】図２Ａおよび２Ｂを参照すると、ＥＳＤ保
護デバイス１８が平面図および断面図でそれぞれ示して
ある（縮尺どおりではない）。ＥＳＤ保護デバイス１８
は集積回路チップ１０の基板２６の中に形成した二つの
コンタクト領域２２および２４を有する。コンタクト領
域２２および２４は基板２６のドープ領域で構成し、ト
ランジスタ製造の際に形成されるソースおよびドレーン
領域と同様にすることができる。この例では、コンタク
ト領域２２および２４の寸法は長さ（図２Ａの上下方
向）約１００ミクロン、幅（図２Ａの左右方向）約２乃
至３ミクロンである。
【００１２】基板２６の中に形成された分離領域２８は
コンタクト領域２２および２４を取り囲み、コンタクト
領域２２および２４の間に幅約２乃至５ミクロンの分離
領域２８ａを形成する。ドープした領域２２および２４
の各々と分離領域２８との間には基板２６のドープして
ない、または低濃度にドープした境界領域３０がある。
境界領域３０の各々はコンタクト領域２２および２４の
各々の周囲に約０．５乃至４ミクロンの境界を形成す
る。
【００１３】コンタクト領域２２および２４の上には電
気的コンタクト３２および３４をそれぞれ設ける。これ
ら電気的コンタクト３２および３４の各々は対応のコン
タクト領域２２および２４の大部分を覆い、各コンタク
ト領域２２および２４の境界領域だけを覆わない状態で
残す。この例では、境界領域は幅約０．５ミクロンであ
る。電気的コンタクト３２をＩ／Ｏ線１６に電気的に接
続し、一方電気的コンタクト３４をシンク３０に接続
し、またはこれと逆に接続する。電気的コンタクト３２
および３４への電気的接続は慣用のメタライズ技術によ
り形成できる。
【００１４】図３Ａ乃至３Ｃを参照すると、ＥＳＤ保護
デバイス１８の形成を図解した一連の断面図が示してあ
る。まず、基板２６を砒化ガリウムなどの化合物半導体
材料で形成する。例えば、基板２６は液体封止引上法
（ＬＥＣ）の未ドープ材料で構成できる。これ以外の化
合物半導体材料、例えばリン化インジウム、窒化ガリウ
ムなども同様に利用できる。基板２６は垂直ブリッジマ
ン法や垂直グラジェント凍結法など上記以外の方法でも
形成できる。
【００１５】次に、コンタクト領域２２および２４を例
えば基板２６へのイオン打込みによって形成する。コン
タクト領域２２および２４はＮ＋ドープ領域にすること
ができる。コンタクト領域２２および２４は、加速エネ
ルギー１５０keV、線量３×１０１３イオン／cm２で例
えばＳｉ２９＋同位元素のイオン打込みで形成できる。
これらイオンをプラズマ利用による厚さ約４００オング
ストロームの二酸化シリコン堆積層を通じてイオン打込
みし、深さ０．５ミクロンのコンタクト領域２２および
２４を形成することもできる。次に、これらコンタクト
領域を例えば約９００℃の水素雰囲気中の急速熱処置に
より熱処理する。その結果得られるコンタクト領域２２
および２４のシート抵抗は１００−２００オーム／スク
ェアである。もっとも、この値は、コンタクト領域２２
および２４の各々の予想される端子間電圧降下がＥＳＤ
保護デバイス１８のオン転化電圧に比べて小さい限り臨
界的ではない。Ｎ＋層のエピタキシァル成長を層２２お
よび２４の形成に代替的に使うことができる。
【００１６】図３Ｂを参照すると、電気的コンタクト３
２および３４は、例えば適当な合金で形成したオーミッ
クコンタクトである。電気的コンタクト３２および３４
は例えば通常のメタライズ手法を用いて堆積させた金、
ゲルマニウム、ニッケルなどの合金で構成できる。この
例では、厚さ５００オングストロームのゲルマニウム層
を堆積させ、次に厚さ１０００オングストロームの金の
層、厚さ４００オングストロームのニッケルの層、厚さ
２００オングストロームのもう一つの金の層を堆積させ
て形成する。次に、これら金属を約４２０℃で１分間加
熱し合金にする。ここに特定の例を挙げたが、慣用の種
々のコンタクトメタライズ手法を使えることは理解され
よう。
【００１７】電気的コンタクト３２および３４の抵抗値
は約１００乃至４００オーム・ミクロンであるが、オー
ミック特性が得られる限りこの値はデバイス１８の動作
にそれほど臨界的ではない。この例では、電気的コンタ
クト３２および３４の各々でコンタクト領域２２および
２４の中央部を覆い、コンタクト領域２２および２４の
幅約０．５ミクロンの境界領域は電気的コンタクト３２
および３４で覆わない状態に留める。
【００１８】図３Ｃを参照すると、分離領域２８を、一
つ以上の種類のイオンを例えば４００eV以下のエネルギ
ーで浸入の深さ例えば約０．５ミクロンとしてイオン打
込みして形成する。このイオン打込みは分離領域２８の
中のキャリア易動度を大幅に低下させるイオン損傷を生
じさせる。また、このイオン打込みは静電放電中の再結
合のためのキャリア捕捉位置を提供し、分離領域２８に
おけるドーピングを実効的に非活性化する。この例では
浸入深さを０．５ミクロンとしたが、イオン浸入深度よ
りも大幅に深いレベルでノックオン効果によるイオン打
込み損傷が生ずることは理解されよう。一定の熱処理サ
イクルの下での酸素打込みなど上記以外の手法も用いる
ことができる。
【００１９】この例では、コンタクト領域２２および２
４の間の分離領域２８ａの幅は約３ミクロンである。コ
ンタクト領域２２および２４は分離領域２８ａの端部か
ら幅約０．５乃至１ミクロンのドープなし領域または低
濃度ドープ領域で隔てられている。
【００２０】上述の諸プロセスはＩ線利用の光学的リソ
グラフィなど標準的なリソグラフィ手法を用いて実施で
きる。ｇ線または超紫外線利用の光学的リソグラフィや
Ｘ線リソグラフィや電子ビームリソグラフィなど上記以
外のリソグラフィ手法も同様に利用可能である。
【００２１】ＥＳＤ保護デバイス１８の動作を現在理解
されているところに従って次に述べる。Ｉ／Ｏ線１６に
ＥＳＤパルスが生ずると、コンタクト領域２２および２
４の間に電界が急速に立ち上がる。すなわち、一方のコ
ンタクト領域が問題のＩ／Ｏ線１６に電気的に結合さ
れ、他方のコンタクト領域がシンク２０に電気的に結合
されているからである。この電界の立上りに伴って、コ
ンタクト領域２２および２４の周囲の未損傷領域３０と
分離領域２８ａとの間の抵抗値差またはキャリア易動度
に起因するダイポール領域が形成される。これらダイポ
ール領域は電流制御差動負抵抗の発生を可能にし、局部
的高電界による衝突電離効果を生じさせる。電界の上昇
に伴って、コンタクト領域２２および２４から注入され
たキャリアが衝突電離による追加のキャリアのカスケー
ドを生ずるに十分なエネルギーを得る。この大きいキャ
リア発生率が分離領域２８ａにおける再結合率を上回
る。分離領域２８ａの直下の基板２６部分では、上記以
外の電子雪崩倍増が生じ、残留ドナーが帯電し、抵抗率
が低下してその状態を維持する。上述のプロセスによっ
てＥＳＤ保護デバイス１８は実効的に電流側路として作
用し、ＥＳＤからの電流を損傷発生不可能なデバイス領
域に導く。
【００２２】図４を参照すると、代替的設計によるＥＳ
Ｄ保護デバイス４０の平面図が示してある。デバイス４
０は上述のＥＳＤ保護デバイス１８のコンタクト領域２
２および２４と同様のコンタクト領域４２および４４を
備える。また、デバイス４０はコンタクト領域４２およ
び４４の上に電気的コンタクト４６および４８をそれぞ
れ備える。これら電気的コンタクト４６および４８はＥ
ＳＤ保護デバイス１８の上述の電気的コンタクト３２お
よび３４と同様に構成できる。
【００２３】分離領域５０でコンタクト領域４６および
４８を取り囲み、それらコンタクト領域４６および４８
の周囲に非ドープまたは低濃度ドープの境界５２を残す
ようにする。分離領域５０は、次の点、すなわち、コン
タクト領域４６および４８の間の分離領域５０ａが領域
４６および４８に面する鋸歯状端部５０ｂを有するこ
と、を除きＥＳＤ保護デバイス１８の分離領域２８と同
様である。端部５０ｂは各辺に約１乃至２ミクロンの正
三角形を有する。これら三角形の外側頂点は対応のコン
タクト領域４２または４４から約０．５乃至１ミクロン
隔てられている。分離領域５０ａの一つの端部５０ｂの
各三角形は反対側の端部５０ｂの対応の三角形と整列状
態にある。これら三角形は静電放電の際に三角形頂点近
傍の電界を強め、デバイス４０のオン転化電圧または閾
値電圧を低下させる。
【００２４】概括的には、デバイス４０はデバイス１８
について上述した過程を用いて形成できる。しかし、分
離領域５０の形成に用いたイオン打込み用マスクは精細
度が限られている。すなわち、イオン打込み用マスクの
形成のための精度が低すぎて、分離領域５０ａの端部５
０ｂの三角形の高精度形成は不可能である。したがっ
て、コンタクト領域４２および４４に向かって突出する
頂点がやや平坦化された三角形が生ずることになり、結
果的にその方が好ましい。
【００２５】上述のＥＳＤ保護デバイスは１０００ボル
ト以上の電圧による静電放電に対して保護作用を発揮す
ることが実験で確認された。これらデバイスに伴う寄生
容量の大きさは約１５fFと測定された。すなわち、これ
らＥＳＤ保護デバイスは寄生容量のずっと大きい慣用の
ＥＳＤ保護回路に比較して大幅な改善を示した。
【００２６】この発明およびその利点を詳述してきた
が、特許請求の範囲に記載したこの発明の真意および範
囲を逸脱することなく種々の変更、置換および改変が可
能であることが理解されよう。
【図面の簡単な説明】
【図１】この発明によって構成した集積回路チップのブ
ロック図。
【図２】図２Ａおよび図２Ｂはこの発明による静電放電
保護デバイスの上面および断面をそれぞれ示す上面図お
よび断面図。
【図３】図３Ａ乃至図３Ｃは製造工程の諸段階における
この静電保護デバイスの断面図。
【図４】この静電放電デバイスのもう一つの実施例の上
面図である。
【符号の説明】
１０ 集積回路チップ １２ ＲＦ回路など １４ Ｉ／Ｏパッド １６ Ｉ／Ｏ線 １８，４０ 静電放電保護デバイス ２２，２４，４２，４４ コンタクト領域 ２６ 基板 ２８，２８ａ，５０，５０ａ 分離領域 ３０ 境界領域 ３２，３４ 電気的コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェスリー シー．ミッカニン アメリカ合衆国 オレゴン州 97007 ビ ーヴァートン，サウスウェスト グラブボ ーン ロード 10060 (72)発明者 スティーヴン ディー．ビンガム アメリカ合衆国 オレゴン州 97007 ビ ーヴァートン，サウスウェスト バーナー ド 7842 (72)発明者 デニス エイ．クリス アメリカ合衆国 オレゴン州 97123 ヒ ルズボロ，サウスウェスト シンキング ヴッズ ドライブ 2682 Ｆターム(参考） 5F038 BH01 BH02 BH13 EZ02 EZ13 EZ20

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】信号線への静電放電スパイクを減らす静電
    放電保護デバイスであって、 半導体材料の内部に形成した第１および第２のコンタク
    ト領域と、 前記信号線に電気的に結合されるとともに前記第１のコ
    ンタクト領域と電気的接触状態にある第１の端子と、 シンクに電気的に結合されるとともに前記第２のコンタ
    クト領域と電気的接触状態にある第２の端子と、 前記第１および第２のコンタクト領域の間の前記半導体
    材料の内部に形成した分離領域とを含む静電放電保護デ
    バイス。
  2. 【請求項２】前記半導体材料が化合物半導体基板から成
    る請求項１記載の静電放電保護デバイス。
  3. 【請求項３】前記化合物半導体基板がＧａＡｓを含む請
    求項２記載の静電放電保護デバイス。
  4. 【請求項４】前記分離領域が前記半導体材料の内部への
    イオン打込みによる損傷領域である請求項１記載の静電
    放電保護デバイス。
  5. 【請求項５】前記第１のコンタクト領域を取り囲みその
    第１のコンタクト領域のドーパント濃度よりも実質的に
    低いドーパント濃度を有する第１の基板部分をさらに含
    む請求項２記載の静電放電保護デバイス。
  6. 【請求項６】前記第２のコンタクト領域を取り囲みその
    第２のコンタクト領域のドーパント濃度よりも実質的に
    低いドーパント濃度を有する第２の基板部分をさらに含
    む請求項５記載の静電放電保護デバイス。
  7. 【請求項７】前記第１および第２の基板部分を取り囲ん
    で、前記基板の内部に形成したイオン打込み損傷による
    分離領域をさらに含む請求項６記載の静電放電保護デバ
    イス。
  8. 【請求項８】前記第１および第２のコンタクト領域がｎ
    型ドープ領域から成る請求項１記載の静電放電保護デバ
    イス。
  9. 【請求項９】前記第１および第２のコンタクト領域がｐ
    型ドープ領域から成る請求項１記載の静電放電保護デバ
    イス。
  10. 【請求項１０】前記シンクが接地電位点から成る請求項
    １記載の静電放電保護デバイス。
  11. 【請求項１１】集積回路チップであって、 半導体基板と、 前記半導体基板の上に形成した複数の集積回路構成部分
    を有する集積回路と、 前記集積回路チップの表面の上に形成した入力／出力
    （Ｉ／Ｏ）パッドと、 前記Ｉ／Ｏパッドと前記集積回路構成部分の少なくとも
    一つとの間に接続され、前記Ｉ／Ｏパッドと前記少なく
    とも一つの集積回路構成部分との間で信号を伝達するよ
    うに作動できる入力／出力（Ｉ／Ｏ）線と、 前記Ｉ／Ｏ線への静電放電スパイクを減らす静電放電デ
    バイスであって、 前記半導体基板の内部に形成した第１および第２のドー
    プ領域と、 前記Ｉ／Ｏ線に電気的に接続され前記第１のドープ領域
    と電気的に接触状態にある第１の端子と、 シンクに電気的に接続され前記第２のドープ領域と電気
    的に接触状態にある第２の端子と、 前記第１および第２のドープ領域の間の前記半導体基板
    の内部に形成した分離領域とを含む静電放電デバイスと
    を含む集積回路チップ。
  12. 【請求項１２】前記分離領域が前記半導体基板のイオン
    打込みによる損傷領域を含む請求項１１記載の静電放電
    保護デバイス。
  13. 【請求項１３】静電放電保護デバイスを製造する方法で
    あって、 半導体材料の内部に第１および第２のコンタクト領域を
    形成する過程と、 前記第１および第２のコンタクト領域の間の前記半導材
    料の内部に分離領域を形成する過程と、 前記第１のコンタクト領域の上に第１の電気的コンタク
    トを形成する過程と、 前記第２のコンタクト領域の上に第２の電気的コンタク
    トを形成する過程と、を含む方法。
  14. 【請求項１４】前記第１の電気的コンタクトと信号線と
    の間に電気的接続を形成する過程をさらに含む請求項１
    ３記載の方法。
  15. 【請求項１５】前記第２の電気的コンタクトとシンクと
    の間に電気的接続を形成する過程をさらに含む請求項１
    ４記載の方法。
  16. 【請求項１６】前記半導体材料の内部に前記第１および
    第２のコンタクト領域を形成する過程が第１のドープ領
    域を半導体基板の内部に前記第１のコンタクト領域とし
    て形成する過程と、 第２のドープ領域を前記半導体基板の内部に前記第２の
    コンタクト領域として形成する過程と、を含む請求項１
    ３記載の方法。
  17. 【請求項１７】前記半導体基板の内部に前記第１および
    第２のドープ領域を形成する過程が前記半導体基板の選
    ばれた部分にイオンを打ち込む過程を含む請求項１６記
    載の方法。
  18. 【請求項１８】前記分離領域を形成する過程が、前記半
    導体材料にイオン打込み損傷を生ずるようにイオンを前
    記半導体に打ち込む過程を含む請求項１３記載の方法。
  19. 【請求項１９】前記分離領域を形成する過程が、 前記第１のコンタクト領域に相対する前記分離領域の第
    １の鋸歯状端部を形成する過程と、 前記第２のコンタクト領域に相対する前記分離領域の第
    ２の鋸歯状端部を形成する過程とを含む請求項１３記載
    の方法。
JP11319562A 1999-04-19 1999-11-10 静電放電保護デバイス Pending JP2000307061A (ja)

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