JPH08195442A - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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- JPH08195442A JPH08195442A JP7004577A JP457795A JPH08195442A JP H08195442 A JPH08195442 A JP H08195442A JP 7004577 A JP7004577 A JP 7004577A JP 457795 A JP457795 A JP 457795A JP H08195442 A JPH08195442 A JP H08195442A
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- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims description 113
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- 230000015556 catabolic process Effects 0.000 abstract description 16
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- 239000004020 conductor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
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- 238000010276 construction Methods 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【目的】 静電破壊の発生を防止できる半導体集積回路
の保護回路を提供する。 【構成】 基板１の表面側に設けた第１導電型の保護素
子領域３１とこの保護素子領域３１の表面側に設けた第
２導電型の第１拡散層３２と第２拡散層３３とを有し、
第１拡散層３２をＭＯＳトランジスタ１０の電源線２３
に接続し、第２拡散層３３を外部入力端子２１とＭＯＳ
トランジスタ１０の間の振動線２４に接続してなる保護
素子３０で、ＭＯＳトランジスタ１０を有する半導体集
積回路の保護回路を構成する。そして、保護素子３０の
バイポーラ動作によって、電源線２３に帯電した電荷を
外部入力端子２１から放電し、外部入力端子２１に帯電
した電荷を電源線２３から放電する。
の保護回路を提供する。 【構成】 基板１の表面側に設けた第１導電型の保護素
子領域３１とこの保護素子領域３１の表面側に設けた第
２導電型の第１拡散層３２と第２拡散層３３とを有し、
第１拡散層３２をＭＯＳトランジスタ１０の電源線２３
に接続し、第２拡散層３３を外部入力端子２１とＭＯＳ
トランジスタ１０の間の振動線２４に接続してなる保護
素子３０で、ＭＯＳトランジスタ１０を有する半導体集
積回路の保護回路を構成する。そして、保護素子３０の
バイポーラ動作によって、電源線２３に帯電した電荷を
外部入力端子２１から放電し、外部入力端子２１に帯電
した電荷を電源線２３から放電する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタを
有する半導体集積回路の保護回路に関する。
有する半導体集積回路の保護回路に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタで構成される半導体
集積回路には、内部回路を保護する保護回路が備えられ
ている。上記保護回路としては、図４に示すように保護
素子８１としてｎＭＯＳトランジスタを用いたものがあ
る。この保護素子８１のドレイン電極ＤはＭＯＳトラン
ジスタ８２を有する内部回路と外部入力端子８３との間
の信号線８４に接続され、ソース電極Ｓ，ゲート電極Ｇ
及び基板電極は接地されている。
集積回路には、内部回路を保護する保護回路が備えられ
ている。上記保護回路としては、図４に示すように保護
素子８１としてｎＭＯＳトランジスタを用いたものがあ
る。この保護素子８１のドレイン電極ＤはＭＯＳトラン
ジスタ８２を有する内部回路と外部入力端子８３との間
の信号線８４に接続され、ソース電極Ｓ，ゲート電極Ｇ
及び基板電極は接地されている。
【０００３】上記保護回路を備えた半導体集積回路で
は、外部入力端子８３に帯電した正の静電気が、保護素
子８１のソース−基板−ドレインのｎ−ｐ−ｎ構造から
なる寄生ｎｐｎバイポーラトランジスタがＯＮするスナ
ップバックにより接地部から放電される。一方、外部入
力端子８３に帯電した負の静電気は、保護素子８１の基
板−ドレイン間のｐｎ接合が順バイアスとなり接地部か
ら放電される。
は、外部入力端子８３に帯電した正の静電気が、保護素
子８１のソース−基板−ドレインのｎ−ｐ−ｎ構造から
なる寄生ｎｐｎバイポーラトランジスタがＯＮするスナ
ップバックにより接地部から放電される。一方、外部入
力端子８３に帯電した負の静電気は、保護素子８１の基
板−ドレイン間のｐｎ接合が順バイアスとなり接地部か
ら放電される。
【０００４】また、半導体集積回路の出力側では、図５
に示すように、外部出力端子８５に接続される出力バッ
ファ用のトランジスタ８６そのものが上記保護回路とし
て機能する。
に示すように、外部出力端子８５に接続される出力バッ
ファ用のトランジスタ８６そのものが上記保護回路とし
て機能する。
【０００５】そして、上記構成の保護回路を備えた半導
体集積回路では、人体帯電モデルやマシンモデルで表さ
れるような外部入出力端子８３，８５の帯電による内部
回路の静電破壊を防止することができる。
体集積回路では、人体帯電モデルやマシンモデルで表さ
れるような外部入出力端子８３，８５の帯電による内部
回路の静電破壊を防止することができる。
【０００６】
【発明が解決しようとする課題】しかし、上記構成の保
護回路には以下のような課題があった。近年、ゲート酸
化膜の薄膜化やパッケージの小型化によるパッケージ容
量の増大に伴い、パッケージ帯電モデルやデバイス帯電
モデルで表される静電破壊が増加する傾向にある。
護回路には以下のような課題があった。近年、ゲート酸
化膜の薄膜化やパッケージの小型化によるパッケージ容
量の増大に伴い、パッケージ帯電モデルやデバイス帯電
モデルで表される静電破壊が増加する傾向にある。
【０００７】これらの帯電モデルでは、電源線や接地線
を含む内部回路に電荷が蓄積され、蓄積された電荷は最
もインピーダンスが低い経路を通って接地導体に接触し
た外部端子から放電される。このため、上記放電経路
は、必ずしも上記保護素子を介した経路になるとは限ら
ない。そして、放電経路内にＭＯＳトランジスタのゲー
ト電極と他の電極とからなる容量素子が有る場合、上記
ＭＯＳトランジスタのゲート酸化膜に高電圧が加わるこ
とによって当該ゲート酸化膜が破壊される。
を含む内部回路に電荷が蓄積され、蓄積された電荷は最
もインピーダンスが低い経路を通って接地導体に接触し
た外部端子から放電される。このため、上記放電経路
は、必ずしも上記保護素子を介した経路になるとは限ら
ない。そして、放電経路内にＭＯＳトランジスタのゲー
ト電極と他の電極とからなる容量素子が有る場合、上記
ＭＯＳトランジスタのゲート酸化膜に高電圧が加わるこ
とによって当該ゲート酸化膜が破壊される。
【０００８】また、出力トランジスタと内部回路との電
源線や接地線を別系統にした半導体集積回路では、内部
回路の電源線または接地線と出力トランジスタの接地線
または電源線との間のインピーダンスが大きくなる。こ
のため、内部回路の電源線や接地線に蓄積された電荷が
出力バッファ用のトランジスタのソース電極から出力端
子へと放電される場合には、上記トランジスタのゲート
電極が破壊される。
源線や接地線を別系統にした半導体集積回路では、内部
回路の電源線または接地線と出力トランジスタの接地線
または電源線との間のインピーダンスが大きくなる。こ
のため、内部回路の電源線や接地線に蓄積された電荷が
出力バッファ用のトランジスタのソース電極から出力端
子へと放電される場合には、上記トランジスタのゲート
電極が破壊される。
【０００９】そこで本発明は、静電破壊の発生を防止き
る半導体集積回路の保護回路を提供することを目的とす
る。
る半導体集積回路の保護回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の第１の半導体集積回路の保護回路は、基板の
表面側に設けた第１導電型の保護素子領域とこの保護素
子領域の表面側に設けた第２導電型の第１拡散層と第２
拡散層とを有する保護素子で構成される。上記保護素子
は、上記第１拡散層が上記ＭＯＳトランジスタの電源線
または接地線に接続され、上記第２拡散層が外部端子に
接続されるものである。
の本発明の第１の半導体集積回路の保護回路は、基板の
表面側に設けた第１導電型の保護素子領域とこの保護素
子領域の表面側に設けた第２導電型の第１拡散層と第２
拡散層とを有する保護素子で構成される。上記保護素子
は、上記第１拡散層が上記ＭＯＳトランジスタの電源線
または接地線に接続され、上記第２拡散層が外部端子に
接続されるものである。
【００１１】また、第２の半導体集積回路の保護回路
は、上記と同様の第２導電型の第１及び第２拡散層を有
する第１の保護素子と第３及び第４拡散層を有する第２
の保護素子とで構成される。第１の保護素子は、第１拡
散層が上記ＭＯＳトランジスタの電源線に接続され、第
２拡散層が外部端子に接続されるものである。第２の保
護素子は、第３拡散層が上記ＭＯＳトランジスタの接地
線に接続され、第４拡散層が外部端子に接続されるもの
である。
は、上記と同様の第２導電型の第１及び第２拡散層を有
する第１の保護素子と第３及び第４拡散層を有する第２
の保護素子とで構成される。第１の保護素子は、第１拡
散層が上記ＭＯＳトランジスタの電源線に接続され、第
２拡散層が外部端子に接続されるものである。第２の保
護素子は、第３拡散層が上記ＭＯＳトランジスタの接地
線に接続され、第４拡散層が外部端子に接続されるもの
である。
【００１２】上記第１及び第２の保護回路の第２拡散層
と第４拡散層とは、上記外部端子と上記ＭＯＳトランジ
スタとの間の信号線に接続される。
と第４拡散層とは、上記外部端子と上記ＭＯＳトランジ
スタとの間の信号線に接続される。
【００１３】さらに第３の半導体集積回路の保護回路
は、出力バッファを構成するＭＯＳトランジスタを有す
る半導体集積回路の保護回路であり、上記と同様の第２
導電型の拡散層する第３及び第４の保護素子で構成され
る。そして、第３の保護素子の第１拡散層は、上記出力
バッファのプルアップ用トランジスタの入力信号線に接
続される。また、第４の保護素子の第３拡散層は、上記
出力バッファのプルダウン用トランジスタの入力信号線
に接続される。上記各保護素子の第２拡散層と第４拡散
層とは、外部端子に接続される。
は、出力バッファを構成するＭＯＳトランジスタを有す
る半導体集積回路の保護回路であり、上記と同様の第２
導電型の拡散層する第３及び第４の保護素子で構成され
る。そして、第３の保護素子の第１拡散層は、上記出力
バッファのプルアップ用トランジスタの入力信号線に接
続される。また、第４の保護素子の第３拡散層は、上記
出力バッファのプルダウン用トランジスタの入力信号線
に接続される。上記各保護素子の第２拡散層と第４拡散
層とは、外部端子に接続される。
【００１４】上記第１〜第３の半導体集積回路の保護回
路において、第１導電型はｐ型であり、第２導電型はｎ
型である。また、上記第１導電型の各保護素子領域は、
フローティング状態であることとする。
路において、第１導電型はｐ型であり、第２導電型はｎ
型である。また、上記第１導電型の各保護素子領域は、
フローティング状態であることとする。
【００１５】
【作用】上記第１の半導体集積回路の保護回路を構成す
る保護素子は、第１導電型の保護素子領域の表面側に第
２導電型の第１及び第２拡散層を形成してなることか
ら、寄生ラテラルバイポーラトランジスタとなる。そし
て、上記ＭＯＳトランジスタの電源線または接地線が上
記第１拡散層に接続されていることから、上記電源線ま
たは接地線に帯電した電荷は、上記ＭＯＳトランジスタ
を通過することなく上記保護素子のバイポーラ動作によ
り当該保護素子の第１拡散層から第２拡散層に移動す
る。第２拡散層は、外部端子に接続されていることか
ら、上記電荷は外部端子から放電される。
る保護素子は、第１導電型の保護素子領域の表面側に第
２導電型の第１及び第２拡散層を形成してなることか
ら、寄生ラテラルバイポーラトランジスタとなる。そし
て、上記ＭＯＳトランジスタの電源線または接地線が上
記第１拡散層に接続されていることから、上記電源線ま
たは接地線に帯電した電荷は、上記ＭＯＳトランジスタ
を通過することなく上記保護素子のバイポーラ動作によ
り当該保護素子の第１拡散層から第２拡散層に移動す
る。第２拡散層は、外部端子に接続されていることか
ら、上記電荷は外部端子から放電される。
【００１６】また、上記第２の半導体集積回路の保護回
路では、上記と同様に第２導電型の拡散層を有する第１
の保護素子と第２の保護素子との第１，第３拡散層に上
記ＭＯＳトランジスタの電源線及び接地線がそれぞれ接
続されていることから、上記電源線及び接地線に帯電し
た電荷は、上記と同様に各保護素子の第２拡散層または
第４拡散層に移動する。これらの第２，第４拡散層は、
外部端子に接続されていることから、上記電荷は外部端
子から放電される。
路では、上記と同様に第２導電型の拡散層を有する第１
の保護素子と第２の保護素子との第１，第３拡散層に上
記ＭＯＳトランジスタの電源線及び接地線がそれぞれ接
続されていることから、上記電源線及び接地線に帯電し
た電荷は、上記と同様に各保護素子の第２拡散層または
第４拡散層に移動する。これらの第２，第４拡散層は、
外部端子に接続されていることから、上記電荷は外部端
子から放電される。
【００１７】上記第１及び第２の各保護回路において、
第２拡散層と第４拡散層とを上記外部端子と上記ＭＯＳ
トランジスタとの間の信号線に接続させた場合には、外
部端子に帯電した電荷が上記各保護素子のバイポーラ動
作によって当該各保護素子の第２拡散層または第４拡散
層から第１拡散層または第３拡散層に移動し、当該電荷
が上記電源線または接地線から放電される。
第２拡散層と第４拡散層とを上記外部端子と上記ＭＯＳ
トランジスタとの間の信号線に接続させた場合には、外
部端子に帯電した電荷が上記各保護素子のバイポーラ動
作によって当該各保護素子の第２拡散層または第４拡散
層から第１拡散層または第３拡散層に移動し、当該電荷
が上記電源線または接地線から放電される。
【００１８】さらに、上記第３の半導体集積回路の保護
回路では、上記出力バッファのプルアップ用トランジス
タ及びプルダウン用トランジスタの入力信号線が、上記
各保護回路と同様に構成された第３の保護素子の第１拡
散層と第４の保護素子の第３拡散層とにそれぞれ接続さ
れている。このことから、上記入力信号線に帯電した電
荷は上記各トランジスタを通過することなく各保護素子
の第２拡散層または第４拡散層に移動する。これらの第
２，第４拡散層は、外部端子に接続されていることか
ら、上記電荷は当該外部端子から放電される。
回路では、上記出力バッファのプルアップ用トランジス
タ及びプルダウン用トランジスタの入力信号線が、上記
各保護回路と同様に構成された第３の保護素子の第１拡
散層と第４の保護素子の第３拡散層とにそれぞれ接続さ
れている。このことから、上記入力信号線に帯電した電
荷は上記各トランジスタを通過することなく各保護素子
の第２拡散層または第４拡散層に移動する。これらの第
２，第４拡散層は、外部端子に接続されていることか
ら、上記電荷は当該外部端子から放電される。
【００１９】また、上記各保護回路において上記第１導
電型をｐ型，第２導電型をｎ型とした場合には、上記各
保護素子がｎｐｎバイポーラトランジスタとなり、保護
素子として動作し易くなる。さらに、上記第１導電型の
保護素子領域がフローティング状態である場合には、当
該保護素子領域の電位が変動し易くなり、上記各保護素
子で構成される寄生バイポーラトランジスタがより低電
圧で作動して電荷が放電される。
電型をｐ型，第２導電型をｎ型とした場合には、上記各
保護素子がｎｐｎバイポーラトランジスタとなり、保護
素子として動作し易くなる。さらに、上記第１導電型の
保護素子領域がフローティング状態である場合には、当
該保護素子領域の電位が変動し易くなり、上記各保護素
子で構成される寄生バイポーラトランジスタがより低電
圧で作動して電荷が放電される。
【００２０】
【実施例】以下、本発明の第１実施例を図１に基づいて
説明する。ここでは、ＭＯＳトランジスタを有する半導
体集積回路における入力部を保護する保護回路を例に取
って説明を行う。上記入力部の内部回路に配置されるＭ
ＯＳトランジスタ１０は、基板１の表面側にウェル拡散
層１１を有している。そして、ウェル拡散層１１の表面
側の設けられたゲート電極１２が外部入力端子２１に接
続され、ドレイン電極１３が出力信号線２２に接続さ
れ、ソース電極１４及び基板電極１５が電源線２３また
は接地線に接続されている。ここでは、上記ソース電極
１４及び基板電極１５が電源線３３に接続されているこ
ととする。
説明する。ここでは、ＭＯＳトランジスタを有する半導
体集積回路における入力部を保護する保護回路を例に取
って説明を行う。上記入力部の内部回路に配置されるＭ
ＯＳトランジスタ１０は、基板１の表面側にウェル拡散
層１１を有している。そして、ウェル拡散層１１の表面
側の設けられたゲート電極１２が外部入力端子２１に接
続され、ドレイン電極１３が出力信号線２２に接続さ
れ、ソース電極１４及び基板電極１５が電源線２３また
は接地線に接続されている。ここでは、上記ソース電極
１４及び基板電極１５が電源線３３に接続されているこ
ととする。
【００２１】そして、上記保護回路は、上記ＭＯＳトラ
ンジスタ１０と同一の基板１に形成された保護素子３０
で構成される。この保護素子３０は、上記基板１の表面
側に設けた第１導電型の保護素子領域３１と、この保護
素子領域３１の表面側に設けた第２導電型の第１拡散層
３２と第２拡散層３３とを有している。そして、第１拡
散層３２は、上記ＭＯＳトランジスタ１０の電源線２３
に接続され、第２拡散層３３は例えば上記ＭＯＳトラン
ジスタ１０と外部入力端子２１との間の信号線２４に接
続されている。ここで、上記第１導電型はｐ型であり第
２導電型はｎ型であることとする。また、第１導電型の
保護素子領域３１は、ｎ型の基板１中にフローティング
状態で形成されていることとする。
ンジスタ１０と同一の基板１に形成された保護素子３０
で構成される。この保護素子３０は、上記基板１の表面
側に設けた第１導電型の保護素子領域３１と、この保護
素子領域３１の表面側に設けた第２導電型の第１拡散層
３２と第２拡散層３３とを有している。そして、第１拡
散層３２は、上記ＭＯＳトランジスタ１０の電源線２３
に接続され、第２拡散層３３は例えば上記ＭＯＳトラン
ジスタ１０と外部入力端子２１との間の信号線２４に接
続されている。ここで、上記第１導電型はｐ型であり第
２導電型はｎ型であることとする。また、第１導電型の
保護素子領域３１は、ｎ型の基板１中にフローティング
状態で形成されていることとする。
【００２２】上記構成の保護回路では、保護素子３０が
第１導電型の保護素子領域３１中に第２導電型の第１及
び第２の拡散層３２，３３を形成してなることから、当
該保護素子３０が寄生ラテラルバイポーラトランジスタ
となる。そして、入力部のＭＯＳトランジスタ１０の電
源線２３が上記第１拡散層３２に接続されていることか
ら、電源線２３に蓄積された電荷は、よりインピーダン
スの低い経路に流れるため、図中破線矢印で示すように
保護素子３０のバイポーラ動作によって第１拡散層３２
から第２拡散層３３に移動する。第２拡散層３３は、外
部入力端子２１に接続されていることから、上記電荷は
外部入力端子２１から放電される。また、保護素子とし
てＭＯＳトランジスタを用いた場合のような薄いゲート
酸化膜の絶縁破壊が生じることはない。
第１導電型の保護素子領域３１中に第２導電型の第１及
び第２の拡散層３２，３３を形成してなることから、当
該保護素子３０が寄生ラテラルバイポーラトランジスタ
となる。そして、入力部のＭＯＳトランジスタ１０の電
源線２３が上記第１拡散層３２に接続されていることか
ら、電源線２３に蓄積された電荷は、よりインピーダン
スの低い経路に流れるため、図中破線矢印で示すように
保護素子３０のバイポーラ動作によって第１拡散層３２
から第２拡散層３３に移動する。第２拡散層３３は、外
部入力端子２１に接続されていることから、上記電荷は
外部入力端子２１から放電される。また、保護素子とし
てＭＯＳトランジスタを用いた場合のような薄いゲート
酸化膜の絶縁破壊が生じることはない。
【００２３】以上から、上記保護回路では、例えばパッ
ケージ帯電やデバイス帯電によって半導体集積回路の入
力部の電源線２３に蓄積された電荷は、ＭＯＳトランジ
スタ１０を通過することなく外部出力端子２１から放電
される。したっがて、内部回路の入力部におけるパッケ
ージ帯電やデバイス帯電による上記ＭＯＳトランジスタ
１０のゲート酸化膜の静電破壊が防止される。
ケージ帯電やデバイス帯電によって半導体集積回路の入
力部の電源線２３に蓄積された電荷は、ＭＯＳトランジ
スタ１０を通過することなく外部出力端子２１から放電
される。したっがて、内部回路の入力部におけるパッケ
ージ帯電やデバイス帯電による上記ＭＯＳトランジスタ
１０のゲート酸化膜の静電破壊が防止される。
【００２４】また、上記保護素子３０は、ｎｐｎ構造で
あり保護素子領域３１がフローティング状態であること
から、寄生バイポーラトランジスタにおけるベースの電
位が変化し易く、上記電荷が放電され易くなっている。
あり保護素子領域３１がフローティング状態であること
から、寄生バイポーラトランジスタにおけるベースの電
位が変化し易く、上記電荷が放電され易くなっている。
【００２５】さらに上記保護回路では、第２拡散層３３
が、上記ＭＯＳトランジスタ１０と外部入力端子２１と
の間の信号線２４に接続されているため、外部入力端子
２１に蓄積された電荷は保護素子３０のバイポーラ動作
によって第２拡散層３３から第１拡散層３２に移動して
電源線２３から放電される。したがって、人体帯電モデ
ルやマシンモデルに表される静電破壊も防止される。
が、上記ＭＯＳトランジスタ１０と外部入力端子２１と
の間の信号線２４に接続されているため、外部入力端子
２１に蓄積された電荷は保護素子３０のバイポーラ動作
によって第２拡散層３３から第１拡散層３２に移動して
電源線２３から放電される。したがって、人体帯電モデ
ルやマシンモデルに表される静電破壊も防止される。
【００２６】上記第１実施例において、上記入力部のＭ
ＯＳトランジスタ１０のソース電極１４及び基板電極１
５が接地線に接続されている場合には、保護素子３０の
第１拡散層３２を上記接地線に接続させる。これによっ
て上記と同様に、上記接地線に帯電した電荷が外部入力
端子２１から放電され、外部入力端子２１に帯電した電
荷が上記接地線から放電される。このため、上記と同様
に入力部におけるパッケージ帯電やデバイス帯電モデル
で表される静電破壊及び人体帯電モデルやマシンモデル
に表される静電破壊が防止される。
ＯＳトランジスタ１０のソース電極１４及び基板電極１
５が接地線に接続されている場合には、保護素子３０の
第１拡散層３２を上記接地線に接続させる。これによっ
て上記と同様に、上記接地線に帯電した電荷が外部入力
端子２１から放電され、外部入力端子２１に帯電した電
荷が上記接地線から放電される。このため、上記と同様
に入力部におけるパッケージ帯電やデバイス帯電モデル
で表される静電破壊及び人体帯電モデルやマシンモデル
に表される静電破壊が防止される。
【００２７】次に、第２実施例の半導体集積回路の保護
回路を図２に基づいて説明する。第２実施例の半導体集
積回路の保護回路は、半導体集積回路の入力部を構成す
るＭＯＳトランジスタの電源線側と接地線側とにそれぞ
れ保護回路を設けたものである。
回路を図２に基づいて説明する。第２実施例の半導体集
積回路の保護回路は、半導体集積回路の入力部を構成す
るＭＯＳトランジスタの電源線側と接地線側とにそれぞ
れ保護回路を設けたものである。
【００２８】上記入力部には、例えばＣＭＯＳ構成の入
力バッファを構成する第１及び第２のＭＯＳトランジス
タ１０ａ，１０ｂが配置される。そして、ｐＭＯＳトラ
ンジスタからなる第１のＭＯＳトランジスタ１０ａのソ
ース電極１４及び基板電極１５は、電源線２３に接続さ
れている。また、ｎＭＯＳトランジスタからなる第２の
ＭＯＳトランジスタ１０ｂのソース電極１４及び基板電
極１５は、接地線２５に接続されている。そして、上記
実施例と同様に、各トランジスタ１０ａ，１０ｂのゲー
ト電極１２は外部入力端子２１と当該各トランジスタ１
０ａ，１０ｂとの間の信号線２４に接続され、ドレイン
電極１３は出力信号線２２に接続されている。
力バッファを構成する第１及び第２のＭＯＳトランジス
タ１０ａ，１０ｂが配置される。そして、ｐＭＯＳトラ
ンジスタからなる第１のＭＯＳトランジスタ１０ａのソ
ース電極１４及び基板電極１５は、電源線２３に接続さ
れている。また、ｎＭＯＳトランジスタからなる第２の
ＭＯＳトランジスタ１０ｂのソース電極１４及び基板電
極１５は、接地線２５に接続されている。そして、上記
実施例と同様に、各トランジスタ１０ａ，１０ｂのゲー
ト電極１２は外部入力端子２１と当該各トランジスタ１
０ａ，１０ｂとの間の信号線２４に接続され、ドレイン
電極１３は出力信号線２２に接続されている。
【００２９】上記のように構成された入力部を保護する
保護回路は、第１の保護素子領域４１と第１及び第２拡
散層４２，４３とを有する第１の保護素子４０と、第２
の保護素子領域５１と第３及び第４拡散層５２，５３と
を有する第２の保護素子５０とで構成される。上記各保
護素子領域及び拡散層の構成及び導電型は上記第１実施
例と同様である。そして、第１の保護素子４０の第１拡
散層４２は、上記電源線２３に接続され、第２の保護素
子５０の第３拡散層５２は、上記接地線２５に接続され
る。また、第２拡散層４３，第４拡散層５３は、外部入
力端子２１と各ゲート電極１２との間の信号２３４に接
続されている。
保護回路は、第１の保護素子領域４１と第１及び第２拡
散層４２，４３とを有する第１の保護素子４０と、第２
の保護素子領域５１と第３及び第４拡散層５２，５３と
を有する第２の保護素子５０とで構成される。上記各保
護素子領域及び拡散層の構成及び導電型は上記第１実施
例と同様である。そして、第１の保護素子４０の第１拡
散層４２は、上記電源線２３に接続され、第２の保護素
子５０の第３拡散層５２は、上記接地線２５に接続され
る。また、第２拡散層４３，第４拡散層５３は、外部入
力端子２１と各ゲート電極１２との間の信号２３４に接
続されている。
【００３０】上記構成の保護回路では、上記第１実施例
と同様に、半導体集積回路の入力部においてその電源線
２３と接地線２５とに帯電した電荷が第１の保護素子４
０及び第２の保護素子５０を介して外部入力端子２１か
ら放電される。そして、外部入力端子２１に帯電した電
荷は第１の保護素子４０または第２の保護素子５０を介
して電源線２３または接地線２５から放電される。した
がって、上記と同様に入力部におけるパッケージ帯電や
デバイス帯電モデルで表される静電破壊及び、人体帯電
モデルやマシンモデルに表される静電破壊が防止され
る。
と同様に、半導体集積回路の入力部においてその電源線
２３と接地線２５とに帯電した電荷が第１の保護素子４
０及び第２の保護素子５０を介して外部入力端子２１か
ら放電される。そして、外部入力端子２１に帯電した電
荷は第１の保護素子４０または第２の保護素子５０を介
して電源線２３または接地線２５から放電される。した
がって、上記と同様に入力部におけるパッケージ帯電や
デバイス帯電モデルで表される静電破壊及び、人体帯電
モデルやマシンモデルに表される静電破壊が防止され
る。
【００３１】尚、上記第１及び第２実施例の半導体集積
回路の保護回路は、上記半導体集積回路の出力部に適用
することも可能である。この場合、各保護素子の第２拡
散層または第２拡散層と第４拡散層とを、出力部の各Ｍ
ＯＳトランジスタと外部出力端子との間の信号線に接続
させる。
回路の保護回路は、上記半導体集積回路の出力部に適用
することも可能である。この場合、各保護素子の第２拡
散層または第２拡散層と第４拡散層とを、出力部の各Ｍ
ＯＳトランジスタと外部出力端子との間の信号線に接続
させる。
【００３２】上記構成の保護回路では、半導体集積回路
の出力部においてその電源線と接地線とに帯電した電荷
が上記各保護素子を介して外部出力端子から放電され
る。そして、外部出力端子に帯電した電荷は各保護素子
を介して電源線または接地線から放電される。したがっ
て、半導体集積回路の出力部におけるパッケージ帯電や
デバイス帯電モデルで表される静電破壊及び、人体帯電
モデルやマシンモデルに表される静電破壊が防止され
る。
の出力部においてその電源線と接地線とに帯電した電荷
が上記各保護素子を介して外部出力端子から放電され
る。そして、外部出力端子に帯電した電荷は各保護素子
を介して電源線または接地線から放電される。したがっ
て、半導体集積回路の出力部におけるパッケージ帯電や
デバイス帯電モデルで表される静電破壊及び、人体帯電
モデルやマシンモデルに表される静電破壊が防止され
る。
【００３３】次に、第３実施例の半導体集積回路を図３
に基づいて説明する。第３実施例の半導体集積回路は、
出力バッファを構成するＭＯＳトランジスタを有する半
導体集積回路において、当該出力バッファを保護する保
護回路である。上記半導体集積路の出力バッファは、例
えばＣＭＯＳ構成になっており、ｐＭＯＳトランジスタ
がプルアップ用トランジスタ１０ｃ，ｎＭＯＳトランジ
スタがプルダウン用トランジスタ１０ｄとして構成され
る。尚、出力バッファは、ｎＭＯＳ構成のものでも良
い。
に基づいて説明する。第３実施例の半導体集積回路は、
出力バッファを構成するＭＯＳトランジスタを有する半
導体集積回路において、当該出力バッファを保護する保
護回路である。上記半導体集積路の出力バッファは、例
えばＣＭＯＳ構成になっており、ｐＭＯＳトランジスタ
がプルアップ用トランジスタ１０ｃ，ｎＭＯＳトランジ
スタがプルダウン用トランジスタ１０ｄとして構成され
る。尚、出力バッファは、ｎＭＯＳ構成のものでも良
い。
【００３４】上記出力バッファの回路構成は、それぞれ
のトランジスタ１０ｃ，１０ｄのゲート電極１２が内部
回路の入力信号線２７，２８にそれぞれ接続され、ドレ
イン電極１３が外部出力端子２６に接続されている。ま
た、プルアップ用トランジスタ１０ｃのソース電極１４
及び基板電極１５が電源線２３に接続され、プルダウン
用トランジスタ１０ｄのソース電極１４及び基板電極１
５が接地線２５に接続されている。
のトランジスタ１０ｃ，１０ｄのゲート電極１２が内部
回路の入力信号線２７，２８にそれぞれ接続され、ドレ
イン電極１３が外部出力端子２６に接続されている。ま
た、プルアップ用トランジスタ１０ｃのソース電極１４
及び基板電極１５が電源線２３に接続され、プルダウン
用トランジスタ１０ｄのソース電極１４及び基板電極１
５が接地線２５に接続されている。
【００３５】上記のように構成された出力バッファの保
護回路は、上記第２実施例の各保護素子と同様の構成及
び導電型の各保護素子領域６１，７１及び各拡散層６
２，６３，７２，７３を有する第３及び第４の保護素子
６０，７０で構成される。そして、第３の保護素子６０
の第１拡散層６２と第４の保護素子７０の第３拡散層７
２とは、上記各入力信号線２７，２８にそれぞれ接続さ
れる。また、第２拡散層６３と第４拡散層７３とは、例
えば上記外部出力端子２６と各トランジスタ１０ｃ，１
０ｄとの間の信号線２９に接続される。
護回路は、上記第２実施例の各保護素子と同様の構成及
び導電型の各保護素子領域６１，７１及び各拡散層６
２，６３，７２，７３を有する第３及び第４の保護素子
６０，７０で構成される。そして、第３の保護素子６０
の第１拡散層６２と第４の保護素子７０の第３拡散層７
２とは、上記各入力信号線２７，２８にそれぞれ接続さ
れる。また、第２拡散層６３と第４拡散層７３とは、例
えば上記外部出力端子２６と各トランジスタ１０ｃ，１
０ｄとの間の信号線２９に接続される。
【００３６】上記構成の保護回路では、出力バッファを
構成する各トランジスタ１０ｃ，１０ｄの入力信号線２
７，２８が、第３の保護素子６０の第１拡散層６２また
は第４の保護素子７０の第３拡散層７２に接続されてい
る。このことから、半導体集積回路の内部回路に帯電し
た電荷は、図中破線矢印に示すように入力信号線２７，
２８から各保護素子６０，７０に入力される。そして、
各保護素子６０，７０のバイポーラ動作によって、上記
電荷は外部出力端子２６から放電される。したがって、
内部回路に帯電した電荷の放電によって、出力バッファ
を構成するＭＯＳトランジスタ１０ｃ，１０ｄのゲート
酸化膜が静電破壊されることが防止される。
構成する各トランジスタ１０ｃ，１０ｄの入力信号線２
７，２８が、第３の保護素子６０の第１拡散層６２また
は第４の保護素子７０の第３拡散層７２に接続されてい
る。このことから、半導体集積回路の内部回路に帯電し
た電荷は、図中破線矢印に示すように入力信号線２７，
２８から各保護素子６０，７０に入力される。そして、
各保護素子６０，７０のバイポーラ動作によって、上記
電荷は外部出力端子２６から放電される。したがって、
内部回路に帯電した電荷の放電によって、出力バッファ
を構成するＭＯＳトランジスタ１０ｃ，１０ｄのゲート
酸化膜が静電破壊されることが防止される。
【００３７】尚、上記第１〜第４実施例で示した保護回
路を構成する各保護素子は、ｎＭＯＳトランジスタの拡
散層を形成する際に用いるマスクと同一のマスクを用い
て形成することが可能である。このため、通常のＣＭＯ
Ｓプロセスを増加させることなく上記保護回路を形成す
ることができる。
路を構成する各保護素子は、ｎＭＯＳトランジスタの拡
散層を形成する際に用いるマスクと同一のマスクを用い
て形成することが可能である。このため、通常のＣＭＯ
Ｓプロセスを増加させることなく上記保護回路を形成す
ることができる。
【００３８】
【発明の効果】以上説明したように、本発明の第１の半
導体集積回路の保護回路によれば、第１導電型の保護素
子領域中に第２導電型の第１及び第２拡散層を有し、第
１及び第２拡散層をＭＯＳトランジスタの電源線または
接地線と外部端子とにそれぞれ接続させた保護素子を設
けたことによって、上記電源線または接地線に帯電した
電荷を上記ＭＯＳトランジスタを通過させることなく上
記保護素子のバイポーラ動作によって上記外部端子から
放電することが可能にる。このため、パッケージ帯電モ
デルやデバイス帯電モデルによる静電破壊の発生を防止
することができる。
導体集積回路の保護回路によれば、第１導電型の保護素
子領域中に第２導電型の第１及び第２拡散層を有し、第
１及び第２拡散層をＭＯＳトランジスタの電源線または
接地線と外部端子とにそれぞれ接続させた保護素子を設
けたことによって、上記電源線または接地線に帯電した
電荷を上記ＭＯＳトランジスタを通過させることなく上
記保護素子のバイポーラ動作によって上記外部端子から
放電することが可能にる。このため、パッケージ帯電モ
デルやデバイス帯電モデルによる静電破壊の発生を防止
することができる。
【００３９】また、第２の半導体集積回路の保護回路に
よれば、ＭＯＳトランジスタの電源線及び接地線に上記
保護素子と同様に構成された第１の保護素子の第１拡散
層または第２の保護素子の第３拡散層をそれぞれ接続さ
せることによって、上記電源線及び接地線に帯電した電
荷を第１及び第２の保護素子を介して外部端子から放電
し、パッケージ帯電モデルやデバイス帯電モデルで表さ
れる静電破壊の発生を防止することが可能になる。
よれば、ＭＯＳトランジスタの電源線及び接地線に上記
保護素子と同様に構成された第１の保護素子の第１拡散
層または第２の保護素子の第３拡散層をそれぞれ接続さ
せることによって、上記電源線及び接地線に帯電した電
荷を第１及び第２の保護素子を介して外部端子から放電
し、パッケージ帯電モデルやデバイス帯電モデルで表さ
れる静電破壊の発生を防止することが可能になる。
【００４０】さらに、上記各保護回路では、上記各保護
素子の第２及び第４拡散層を外部端子と上記ＭＯＳトラ
ンジスタとの間の信号線に接続させるこによって、外部
端子に帯電した電荷を上記保護素子のバイポーラ動作に
よって上記電源線や接地線から放電することが可能にな
る。したがって、パッケージ帯電モデルやデバイス帯電
モデルで表される静電破壊と共に、人体帯電モデルやマ
シンモデルで表される静電破壊も同時に防止することが
可能になる。
素子の第２及び第４拡散層を外部端子と上記ＭＯＳトラ
ンジスタとの間の信号線に接続させるこによって、外部
端子に帯電した電荷を上記保護素子のバイポーラ動作に
よって上記電源線や接地線から放電することが可能にな
る。したがって、パッケージ帯電モデルやデバイス帯電
モデルで表される静電破壊と共に、人体帯電モデルやマ
シンモデルで表される静電破壊も同時に防止することが
可能になる。
【００４１】そして、第３の半導体集積回路の保護回路
によれば、上記出力バッファのプルアップ用トランジス
タ及びプルダウン用トランジスタの入力信号線に上記と
同様に構成された第１及び第２の保護素子の第１，第３
拡散層をそれぞれ接続させることによって、内部回路に
帯電した電荷を外部端子から放電させることが可能にな
る。このため、出力バッファを構成するトランジスタの
静電破壊を防止することができる。
によれば、上記出力バッファのプルアップ用トランジス
タ及びプルダウン用トランジスタの入力信号線に上記と
同様に構成された第１及び第２の保護素子の第１，第３
拡散層をそれぞれ接続させることによって、内部回路に
帯電した電荷を外部端子から放電させることが可能にな
る。このため、出力バッファを構成するトランジスタの
静電破壊を防止することができる。
【図１】第１実施例の保護回路を示す図である。
【図２】第２実施例の保護回路を示す図である。
【図３】第３実施例の保護回路を示す図である。
【図４】従来の保護回路を示す第１図である。
【図５】従来の保護回路を示す第２図である。
１ 基板 １０ ＭＯＳトランジスタ １０ａ 第１のＭＯＳトランジスタ（ＭＯＳトランジス
タ） １０ｂ 第２のＭＯＳトランジスタ（ＭＯＳトランジス
タ） １０ｃ プルアップ用トランジスタ １０ｄ プルダウン用トランジスタ ２１ 外部入力端子（外部端子） ２３ 電源線 ２４ 信号線 ２５ 接地線 ２６ 外部出力端子（外部端子） ２７，２８ 入力信号線 ３０ 保護素子 ３１ 保護素子領域 ３２，４２，６２ 第１拡散層 ３３，４３，６３ 第２拡散層 ４０ 第１の保護素子 ４１，６１ 第１の保護素子領域 ５０ 第２の保護素子 ５１，７１ 第２の保護素子領域 ５２，７２ 第３拡散層 ５３，７３ 第４拡散層 ６０ 第３の保護素子 ７０ 第４の保護素子
タ） １０ｂ 第２のＭＯＳトランジスタ（ＭＯＳトランジス
タ） １０ｃ プルアップ用トランジスタ １０ｄ プルダウン用トランジスタ ２１ 外部入力端子（外部端子） ２３ 電源線 ２４ 信号線 ２５ 接地線 ２６ 外部出力端子（外部端子） ２７，２８ 入力信号線 ３０ 保護素子 ３１ 保護素子領域 ３２，４２，６２ 第１拡散層 ３３，４３，６３ 第２拡散層 ４０ 第１の保護素子 ４１，６１ 第１の保護素子領域 ５０ 第２の保護素子 ５１，７１ 第２の保護素子領域 ５２，７２ 第３拡散層 ５３，７３ 第４拡散層 ６０ 第３の保護素子 ７０ 第４の保護素子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年２月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】上記第１及び第２の各保護回路において、
第２拡散層と第４拡散層とを上記外部端子と上記ＭＯＳ
トランジスタとの間の信号線に接続させた場合には、外
部端子に印加された電荷が上記各保護素子のバイポーラ
動作によって当該各保護素子の第２拡散層または第４拡
散層から第１拡散層または第３拡散層に移動し、当該電
荷が上記電源線または接地線から放電される。
第２拡散層と第４拡散層とを上記外部端子と上記ＭＯＳ
トランジスタとの間の信号線に接続させた場合には、外
部端子に印加された電荷が上記各保護素子のバイポーラ
動作によって当該各保護素子の第２拡散層または第４拡
散層から第１拡散層または第３拡散層に移動し、当該電
荷が上記電源線または接地線から放電される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】以上から、上記保護回路では、例えばパッ
ケージ帯電やデバイス帯電によって半導体集積回路の入
力部の電源線２３に蓄積された電荷は、ＭＯＳトランジ
スタ１０を通過することなく外部入力端子２１から放電
される。したっがて、内部回路の入力部におけるパッケ
ージ帯電やデバイス帯電による上記ＭＯＳトランジスタ
１０のゲート酸化膜の静電破壊が防止される。
ケージ帯電やデバイス帯電によって半導体集積回路の入
力部の電源線２３に蓄積された電荷は、ＭＯＳトランジ
スタ１０を通過することなく外部入力端子２１から放電
される。したっがて、内部回路の入力部におけるパッケ
ージ帯電やデバイス帯電による上記ＭＯＳトランジスタ
１０のゲート酸化膜の静電破壊が防止される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】上記構成の保護回路では、半導体集積回路
の出力部においてその電源線と接地線とに帯電した電荷
が上記各保護素子を介して外部出力端子から放電され
る。そして、外部出力端子に印加された電荷は各保護素
子を介して電源線または接地線から放電される。したが
って、半導体集積回路の出力部におけるパッケージ帯電
やデバイス帯電モデルで表される静電破壊及び、人体帯
電モデルやマシンモデルに表される静電破壊が防止され
る。
の出力部においてその電源線と接地線とに帯電した電荷
が上記各保護素子を介して外部出力端子から放電され
る。そして、外部出力端子に印加された電荷は各保護素
子を介して電源線または接地線から放電される。したが
って、半導体集積回路の出力部におけるパッケージ帯電
やデバイス帯電モデルで表される静電破壊及び、人体帯
電モデルやマシンモデルに表される静電破壊が防止され
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】さらに、上記各保護回路では、上記各保護
素子の第２及び第４拡散層を外部端子と上記ＭＯＳトラ
ンジスタとの間の信号線に接続させるこによって、外部
端子に印加された電荷を上記保護素子のバイポーラ動作
によって上記電源線や接地線から放電することが可能に
なる。したがって、パッケージ帯電モデルやデバイス帯
電モデルで表される静電破壊と共に、人体帯電モデルや
マシンモデルで表される静電破壊も同時に防止すること
が可能になる。
素子の第２及び第４拡散層を外部端子と上記ＭＯＳトラ
ンジスタとの間の信号線に接続させるこによって、外部
端子に印加された電荷を上記保護素子のバイポーラ動作
によって上記電源線や接地線から放電することが可能に
なる。したがって、パッケージ帯電モデルやデバイス帯
電モデルで表される静電破壊と共に、人体帯電モデルや
マシンモデルで表される静電破壊も同時に防止すること
が可能になる。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (6)
- 【請求項１】 同一基板の内部回路領域に複数のＭＯＳ
トランジスタを有する半導体集積回路の保護回路であっ
て、 前記基板の表面側に設けた第１導電型の保護素子領域と
当該保護素子領域の表面側に設けた第２導電型の第１拡
散層と第２拡散層とを有し、前記第１拡散層が前記ＭＯ
Ｓトランジスタの電源線または接地線に接続され、前記
第２拡散層が外部端子に接続される保護素子で構成され
ることを特徴とする半導体集積回路の保護回路。 - 【請求項２】 同一基板の内部回路領域に複数のＭＯＳ
トランジスタを有する半導体集積回路の保護回路であっ
て、 前記基板の表面側に設けた第１導電型の第１の保護素子
領域と当該第１の保護素子領域の表面側に設けた第２導
電型の第１拡散層と第２拡散層とを有し、前記第１拡散
層が前記ＭＯＳトランジスタの電源線に接続され、前記
第２拡散層が外部端子に接続される第１の保護素子と、 前記基板の表面側に設けた第１導電型の第２の保護素子
領域と当該第２の保護素子領域の表面側に設けた第２導
電型の第３拡散層と第４拡散層とを有し、前記第３拡散
層が前記ＭＯＳトランジスタの接地線に接続され、前記
第４拡散層が外部端子に接続される第２の保護素子とで
構成されることを特徴とする半導体集積回路の保護回
路。 - 【請求項３】 請求項１または２記載の半導体集積回路
の保護回路において、 前記第２拡散層及び第４拡散は、前記外部端子と前記Ｍ
ＯＳトランジスタとの間の信号線に接続されることを特
徴とする半導体集積回路の保護回路。 - 【請求項４】 同一基板の内部回路領域に出力バッファ
用のＭＯＳトランジスタを有する半導体集積回路の保護
回路であって、 前記基板の表面側に設けた第１導電型の第１の保護素子
領域と当該第１の保護素子領域の表面側に設けた第２導
電型の第１拡散層と第２拡散層とを有し、前記第１拡散
層が前記ＭＯＳトランジスタのうちのプルアップ用トラ
ンジスタの入力信号線に接続され、前記第２拡散層が外
部端子に接続される第３の保護素子と、 前記基板の表面側に設けた第１導電型の第２の保護素子
領域と当該第２の保護素子領域の表面側に設けた第２導
電型の第３拡散層と第４拡散層とを有し、前記第３拡散
層が前記ＭＯＳトランジスタのうちのプルダウン用トラ
ンジスタの入力信号線に接続され、前記第４拡散層が外
部端子に接続される第４の保護素子とで構成されること
を特徴とする半導体集積回路の保護回路。 - 【請求項５】 請求項１〜４項のうちの１項に記載の半
導体集積回路の保護回路において、 前記第１導電型はｐ型であり、前記第２導電型はｎ型で
あることを特徴とする半導体集積回路の保護回路。 - 【請求項６】 請求項１〜５のうちの１項に記載の半導
体集積回路の保護回路において、 前記各保護素子を構成する前記第１導電型の保護素子領
域は、フローティング状態であることを特徴とする半導
体集積回路の保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7004577A JPH08195442A (ja) | 1995-01-17 | 1995-01-17 | 半導体集積回路の保護回路 |
| US08/585,874 US5689132A (en) | 1995-01-17 | 1996-01-16 | Protective circuit for semiconductor integrated circuit |
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|---|---|---|---|
| JP7004577A JPH08195442A (ja) | 1995-01-17 | 1995-01-17 | 半導体集積回路の保護回路 |
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| JPH08195442A true JPH08195442A (ja) | 1996-07-30 |
Family
ID=11587897
Family Applications (1)
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|---|---|---|---|
| JP7004577A Pending JPH08195442A (ja) | 1995-01-17 | 1995-01-17 | 半導体集積回路の保護回路 |
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- 1996-01-16 US US08/585,874 patent/US5689132A/en not_active Expired - Fee Related
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