JPH0614538B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0614538B2 JPH0614538B2 JP59102088A JP10208884A JPH0614538B2 JP H0614538 B2 JPH0614538 B2 JP H0614538B2 JP 59102088 A JP59102088 A JP 59102088A JP 10208884 A JP10208884 A JP 10208884A JP H0614538 B2 JPH0614538 B2 JP H0614538B2
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 230000015556 catabolic process Effects 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【発明の詳細な説明】 （技術分野） 本発明は、半導体集積回路装置に関し、特に同一半導体
集積回路内の一部に高い耐圧を必要とする回路を備えた
半導体集積回路装置に関するものである。
集積回路内の一部に高い耐圧を必要とする回路を備えた
半導体集積回路装置に関するものである。
（従来技術） 半導体集積回路装置は、±５Ｖ程度の低い電圧で動作す
る装置が大多数であるが、なかには高い電圧で動作する
回路を備えた半導体集積回路装置もある。
る装置が大多数であるが、なかには高い電圧で動作する
回路を備えた半導体集積回路装置もある。
高い電圧で動作する半導体集積回路装置を設計するに
は、その半導体中の不純物濃度の少ない領域を用い、Ｐ
Ｎ接合の深さを十分に取ればよい。しかし、この様に設
計した時には、深い接合により寄生容量及び不純物濃度
の低さによる抵抗値増大などにより、高速の半導体集積
回路装置を実現できない。
は、その半導体中の不純物濃度の少ない領域を用い、Ｐ
Ｎ接合の深さを十分に取ればよい。しかし、この様に設
計した時には、深い接合により寄生容量及び不純物濃度
の低さによる抵抗値増大などにより、高速の半導体集積
回路装置を実現できない。
通常、高速の半導体集積回路装置では、抵抗値を下げる
ために、半導体の不純物濃度を高くし、また接合容量を
低減するために接合深さを浅くし、素子面積も小さくし
ている。このような半導体集積回路装置では、半導体中
の不純物濃度が高く接合深さが浅いために高耐圧を得る
ことが困難である。
ために、半導体の不純物濃度を高くし、また接合容量を
低減するために接合深さを浅くし、素子面積も小さくし
ている。このような半導体集積回路装置では、半導体中
の不純物濃度が高く接合深さが浅いために高耐圧を得る
ことが困難である。
一方、半導体集積回路装置にベース領域を形成すると
き、ベース・コレクタ接合面とシリコン酸化膜との接触
部分に違いで、ウォールド・ベースとノンウォールド・
ベースの２つの方式がある。
き、ベース・コレクタ接合面とシリコン酸化膜との接触
部分に違いで、ウォールド・ベースとノンウォールド・
ベースの２つの方式がある。
第１図は、従来のウォールド・ベースの模式的断面図で
ある。Ｐ型シリコン基板１１にＮ+型埋込層１２を形成
し、次にＮ型コレクタ領域１３を形成する。次に素子領
域を厚いシリコン酸化膜１４で電気的に分離する。次に
Ｐ+型ペース領域を形成する。このように、ウォールド
・ベース方式では、ベース・コレクタ接合は側面の厚い
シリコン酸化膜１４とａ点において接触している。
ある。Ｐ型シリコン基板１１にＮ+型埋込層１２を形成
し、次にＮ型コレクタ領域１３を形成する。次に素子領
域を厚いシリコン酸化膜１４で電気的に分離する。次に
Ｐ+型ペース領域を形成する。このように、ウォールド
・ベース方式では、ベース・コレクタ接合は側面の厚い
シリコン酸化膜１４とａ点において接触している。
ウォールド・ベースは、ベース形成をセルフアライメン
トにより行え、パターンニングのマージンを取る必要が
ないので、素子の面積を小さくできる。
トにより行え、パターンニングのマージンを取る必要が
ないので、素子の面積を小さくできる。
しかし、側面の厚いシリコン酸化膜形成時に、シリコン
酸化膜が非常に大きく膨脹するために界面近くのシリコ
ン中にストレスが蓄えられ、このシリコン中のストレス
は微小欠陥の発生している領域１６を生じる。ウォール
ド・ベースの場合はコレクタ・ベース接合が、この微小
欠陥のある領域内に形成されるため、耐圧の低下を招
く。従ってコレクタ・ベース耐圧（BVCBO）が低くなっ
てしまう。
酸化膜が非常に大きく膨脹するために界面近くのシリコ
ン中にストレスが蓄えられ、このシリコン中のストレス
は微小欠陥の発生している領域１６を生じる。ウォール
ド・ベースの場合はコレクタ・ベース接合が、この微小
欠陥のある領域内に形成されるため、耐圧の低下を招
く。従ってコレクタ・ベース耐圧（BVCBO）が低くなっ
てしまう。
また第２図は、ノンウォールド・ベースの模式的断面図
である。Ｐ型シリコン基板２１にＮ+型埋込層２２を形
成し、次にＮ型コレクタ領域２３を形成する。次に素子
領域を厚いシリコン酸化膜２４で電気的に分離する。ベ
ース領域形成のため、表面に薄い酸化膜２４′を形成
し、窓を開孔してＰ+型ベース領域２５を形成する。
である。Ｐ型シリコン基板２１にＮ+型埋込層２２を形
成し、次にＮ型コレクタ領域２３を形成する。次に素子
領域を厚いシリコン酸化膜２４で電気的に分離する。ベ
ース領域形成のため、表面に薄い酸化膜２４′を形成
し、窓を開孔してＰ+型ベース領域２５を形成する。
この様にして形成されたノンウォールド・ベースでは、
ベース・コレクタ接合はシリコン表面に形成された薄い
酸化膜２４′とｂ点において接触している。このベース
・コレクタ接合と薄い酸化膜との接点ｂが、厚い酸化膜
による微小欠陥の多い領域２６から充分離れているた
め、微小欠陥の影響を受けず、コレクタ・ベース耐圧
（BVCBO）は高い。しかし、ベース形成をセルフアライ
メントでは行えないため、パターンニングの際、マージ
ンを取る必要があるので、素子の面積が大きくなってし
まう。
ベース・コレクタ接合はシリコン表面に形成された薄い
酸化膜２４′とｂ点において接触している。このベース
・コレクタ接合と薄い酸化膜との接点ｂが、厚い酸化膜
による微小欠陥の多い領域２６から充分離れているた
め、微小欠陥の影響を受けず、コレクタ・ベース耐圧
（BVCBO）は高い。しかし、ベース形成をセルフアライ
メントでは行えないため、パターンニングの際、マージ
ンを取る必要があるので、素子の面積が大きくなってし
まう。
以上のように、ウォールド・ベース方式では、素子の面
積が小さくでき、集積度を高くすることができ、高速化
できる反面、耐圧の低下を招くという欠点があった。ま
た、ノンウォールド・ベース方式では、耐圧は高くでき
るが、素子の面積が大きくなり、集積度が低く、高速に
できないという欠点があった。
積が小さくでき、集積度を高くすることができ、高速化
できる反面、耐圧の低下を招くという欠点があった。ま
た、ノンウォールド・ベース方式では、耐圧は高くでき
るが、素子の面積が大きくなり、集積度が低く、高速に
できないという欠点があった。
（発明の目的） 本発明の目的は、同一半導体集積回路装置内で高耐圧を
必要とする一部の回路に高耐圧を与え、かつ集積度が高
く、高速な半導体集積回路装置を提供することにある。
必要とする一部の回路に高耐圧を与え、かつ集積度が高
く、高速な半導体集積回路装置を提供することにある。
（発明の構成） 本発明の半導体集積回路装置は、絶縁分離用の絶縁膜で
取り囲まれたコレクタ形成領域および前記コレクタ形成
領域に形成されたベース領域を有する半導体素子をそれ
ぞれが含む高耐圧回路部と低耐圧回路部とを同一半導体
基板上に形成した半導体集積回路装置において、前記高
耐圧回路部の前記半導体素子の前記ベース領域は前記絶
縁膜に接しないノンウォールド・ベース構造となってお
り、前記低耐圧回路部の前記半導体素子の前記ベース領
域は前記絶縁膜に接するウォールド・ベース構造となっ
ていることを特徴としている。
取り囲まれたコレクタ形成領域および前記コレクタ形成
領域に形成されたベース領域を有する半導体素子をそれ
ぞれが含む高耐圧回路部と低耐圧回路部とを同一半導体
基板上に形成した半導体集積回路装置において、前記高
耐圧回路部の前記半導体素子の前記ベース領域は前記絶
縁膜に接しないノンウォールド・ベース構造となってお
り、前記低耐圧回路部の前記半導体素子の前記ベース領
域は前記絶縁膜に接するウォールド・ベース構造となっ
ていることを特徴としている。
（発明の作用） 本発明の半導体集積回路装置は、１つの半導体集積回路
内にウオールド方式とノンウォールド方式の素子を設け
て構成される。高耐圧を必要とする半導体体積回路装置
といっても、この高耐圧は半導体集積回路装置内のすべ
ての領域に必要というわけではない。
内にウオールド方式とノンウォールド方式の素子を設け
て構成される。高耐圧を必要とする半導体体積回路装置
といっても、この高耐圧は半導体集積回路装置内のすべ
ての領域に必要というわけではない。
例えば、バイポーラ接合破壊型のプログラム可能な読み
出し専用記憶装置（以下PROMと記す）は、互いに逆方向
に接続された２つのＰＮ接合を含む素子を単位記憶素子
とする。この２つのＰＮ接合の一方を大電流で破壊する
ことにより情報の書込みを行う。この書込みに要する電
流は大きく、そのため書込み回路自身の抵抗により回路
に高い電圧が発生する。このとき書込み回路の耐圧が低
いと書込み回路で漏れ電流が発生し、そのため書込みた
い記憶回路素子に十分な書込み電流が流れなくなる。
出し専用記憶装置（以下PROMと記す）は、互いに逆方向
に接続された２つのＰＮ接合を含む素子を単位記憶素子
とする。この２つのＰＮ接合の一方を大電流で破壊する
ことにより情報の書込みを行う。この書込みに要する電
流は大きく、そのため書込み回路自身の抵抗により回路
に高い電圧が発生する。このとき書込み回路の耐圧が低
いと書込み回路で漏れ電流が発生し、そのため書込みた
い記憶回路素子に十分な書込み電流が流れなくなる。
以上のことより、PROMの書込み回路部には、高い電圧に
耐え得る高耐圧の半導体集積回路が要求される。しか
し、書込み時以外では、低電圧（５Ｖ程度）での高速動
作が要求されている。従って書込み回路部分では高耐圧
の要求を満し、他の部分では低耐圧高速の要求を満せば
よいことになる。
耐え得る高耐圧の半導体集積回路が要求される。しか
し、書込み時以外では、低電圧（５Ｖ程度）での高速動
作が要求されている。従って書込み回路部分では高耐圧
の要求を満し、他の部分では低耐圧高速の要求を満せば
よいことになる。
従って本発明では、厚いシリコン酸化膜の側面近傍の半
導体層はストレスが大きく、ここに形成された接合は高
耐圧が得られないことに着目し、高耐圧用の素子として
はノンウォール方式とし、低圧高速の要求に対してはウ
ォールド方式の素子を形成し、１つの半導体集積回路装
置に両方の素子を備えたものである。
導体層はストレスが大きく、ここに形成された接合は高
耐圧が得られないことに着目し、高耐圧用の素子として
はノンウォール方式とし、低圧高速の要求に対してはウ
ォールド方式の素子を形成し、１つの半導体集積回路装
置に両方の素子を備えたものである。
（実施例） 以下、本発明の実施例について、図面を参照して説明す
る。
る。
第３図は高耐圧、高速の要求を持つPROM半導体集積回路
装置のブロック図、第４図は本発明の一実施例のブロッ
ク図、第５図，第６図は本発明の一実施例との比較のた
めの従来のは半導体集積回路装置のブロック図である。
装置のブロック図、第４図は本発明の一実施例のブロッ
ク図、第５図，第６図は本発明の一実施例との比較のた
めの従来のは半導体集積回路装置のブロック図である。
高耐圧及び低耐圧高速の２つの要求を有する例えばRROM
は前記し、第３図に示すように、低耐圧高速度が要求さ
れる回路を備えた部分Ａと、書き込み回路のように高耐
圧が要求される回路を備えた部分Ｂに区分することがで
きる。
は前記し、第３図に示すように、低耐圧高速度が要求さ
れる回路を備えた部分Ａと、書き込み回路のように高耐
圧が要求される回路を備えた部分Ｂに区分することがで
きる。
第４図は本発明の一実施例のブロック図である。第４図
に示す本実施例では高速動作が要求される回路を備えた
部分Ａ１をウォールド方式で形成し、高耐圧が要求され
る回路を備えた部分Ｂ２はノンウォールド方式で形成さ
れている。すなわちＡ1部分はウォールド方式で形成さ
れているので、素子の面積を小さくでき、集積度を高く
することにより高速動作が可能となる。一方高耐圧が要
求される部分Ｂ２はノンウォールド方式で形成されてい
るので、厚い酸化膜によるストレスの影響を受けること
もなく、要求されている高耐圧に十分耐える耐圧が得ら
れる。従って、高耐圧，高速という２つの要求を満すこ
とができる半導体集積回路装置が得られる。
に示す本実施例では高速動作が要求される回路を備えた
部分Ａ１をウォールド方式で形成し、高耐圧が要求され
る回路を備えた部分Ｂ２はノンウォールド方式で形成さ
れている。すなわちＡ1部分はウォールド方式で形成さ
れているので、素子の面積を小さくでき、集積度を高く
することにより高速動作が可能となる。一方高耐圧が要
求される部分Ｂ２はノンウォールド方式で形成されてい
るので、厚い酸化膜によるストレスの影響を受けること
もなく、要求されている高耐圧に十分耐える耐圧が得ら
れる。従って、高耐圧，高速という２つの要求を満すこ
とができる半導体集積回路装置が得られる。
第５図，第６図は本実施例と比較のための従来の半導体
集積回路のブロック図で、第５図は半導体集積回路装置
全体でウォールド方式、第６図は装置全体をノンウォー
ルド方式で形成した場合を示す。
集積回路のブロック図で、第５図は半導体集積回路装置
全体でウォールド方式、第６図は装置全体をノンウォー
ルド方式で形成した場合を示す。
第５図に於ては高速動作が要求されている部分Ａ11並び
に高耐圧が要求されている部分Ｂ11共にウォールド方式
で形成されている。すなわち、半導体集積回路装置全体
をウォールド方式で形成してあるので、高速動作が要求
される回路を備えた部分Ａ11では集積度が高く高速動作
は可能となるが、高耐圧が要求される回路を備えたＢ11
部分では、酸化膜近傍のストレスの影響を受けその回路
が必要とする十分な耐圧は得られない。
に高耐圧が要求されている部分Ｂ11共にウォールド方式
で形成されている。すなわち、半導体集積回路装置全体
をウォールド方式で形成してあるので、高速動作が要求
される回路を備えた部分Ａ11では集積度が高く高速動作
は可能となるが、高耐圧が要求される回路を備えたＢ11
部分では、酸化膜近傍のストレスの影響を受けその回路
が必要とする十分な耐圧は得られない。
第６図は、半導体集積回路全体をノンウォールド方式で
形成したものである。半導体集積回路全体をノンウォー
ルド方式で形成すると、高耐圧が要求される回路を備え
た部分Ｂ22ではその回路が必要とする耐圧は得られる。
しかし高速動作が要求される回路を備えた部分Ａ22では
集積度が低く、十分な高速度作は望めない。
形成したものである。半導体集積回路全体をノンウォー
ルド方式で形成すると、高耐圧が要求される回路を備え
た部分Ｂ22ではその回路が必要とする耐圧は得られる。
しかし高速動作が要求される回路を備えた部分Ａ22では
集積度が低く、十分な高速度作は望めない。
以上説明したように、一部回路に高耐圧特性が要求され
同一基板上に形成された高速度の半導体装置は、高耐圧
が要求される部分にはノンウォールド方式，高速が望ま
れる部分はウォールド方式で素子を形成することによ
り、従来のように半導体集積回路全体を何れか一方の方
式で形成したものでは達成できなかった高耐圧と高速動
作の２つの要求を満した半導体集積回路が得られる。
同一基板上に形成された高速度の半導体装置は、高耐圧
が要求される部分にはノンウォールド方式，高速が望ま
れる部分はウォールド方式で素子を形成することによ
り、従来のように半導体集積回路全体を何れか一方の方
式で形成したものでは達成できなかった高耐圧と高速動
作の２つの要求を満した半導体集積回路が得られる。
（発明の効果） 以上説明したとおり、本発明によれば、同一半導体集積
回路装置内で、高耐圧を必要とする一部の回路に高耐圧
を与え、かつ集積度が高く、高速は半導体集積回路装置
が得られる。
回路装置内で、高耐圧を必要とする一部の回路に高耐圧
を与え、かつ集積度が高く、高速は半導体集積回路装置
が得られる。
第１図は従来のウォール方式の半導体素子の模式的断面
図、第２図は従来のノンウォール方式の半導体素子の模
式的断面図、第３図は高耐圧，高速の要求を持つPROM半
導体集積回路装置のブロック図、第４図は本発明の一実
施例のブロック図、第５図，第６図は本発明の一実施例
との比較のための従来例のブロック図である。 １１，２１……Ｐ型シリコン基板、１２，２２……Ｎ+
型増込層、１３，２３……Ｎ型コレクタ領域、１４，２
４……厚い酸化膜、１５，２５……Ｐ+型ベース領域、
１６，２６……微小欠陥の多い領域、ａ……ベース・コ
レクタ接合と厚いシリコン酸化膜との接点、ｂ……ベー
ス・コレクタ接合と薄いシリコン酸化膜との接点、Ａ，
Ａ１，Ａ11，Ａ22……高速動作が要求される回路を備え
た部分、Ｂ，Ｂ2，Ｂ11，Ｂ22……高耐圧が要求される
回路を備えた部分。
図、第２図は従来のノンウォール方式の半導体素子の模
式的断面図、第３図は高耐圧，高速の要求を持つPROM半
導体集積回路装置のブロック図、第４図は本発明の一実
施例のブロック図、第５図，第６図は本発明の一実施例
との比較のための従来例のブロック図である。 １１，２１……Ｐ型シリコン基板、１２，２２……Ｎ+
型増込層、１３，２３……Ｎ型コレクタ領域、１４，２
４……厚い酸化膜、１５，２５……Ｐ+型ベース領域、
１６，２６……微小欠陥の多い領域、ａ……ベース・コ
レクタ接合と厚いシリコン酸化膜との接点、ｂ……ベー
ス・コレクタ接合と薄いシリコン酸化膜との接点、Ａ，
Ａ１，Ａ11，Ａ22……高速動作が要求される回路を備え
た部分、Ｂ，Ｂ2，Ｂ11，Ｂ22……高耐圧が要求される
回路を備えた部分。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ａ 9054−4Ｍ 29/73
Claims (1)
- 【請求項１】絶縁分離用の絶縁膜で取り囲まれたコレク
タ形成領域および前記コレクタ形成領域に形成されたベ
ース領域を有する半導体素子をそれぞれが含む高耐圧回
路部と低耐圧回路部とを同一半導体基板上に形成した半
導体集積回路装置において、前記高耐圧回路部の前記半
導体素子の前記ベース領域は前記絶縁膜に接しないノン
ウォールド・ベース構造となっており、前記低耐圧回路
部の前記半導体素子の前記ベース領域は前記絶縁膜に接
するウォールド・ベース構造となっていることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102088A JPH0614538B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102088A JPH0614538B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245274A JPS60245274A (ja) | 1985-12-05 |
| JPH0614538B2 true JPH0614538B2 (ja) | 1994-02-23 |
Family
ID=14318019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102088A Expired - Lifetime JPH0614538B2 (ja) | 1984-05-21 | 1984-05-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614538B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568843A (en) * | 1979-07-04 | 1981-01-29 | Mitsubishi Electric Corp | Semiconductor device |
| JPS59161062A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | 半導体メモリ装置 |
-
1984
- 1984-05-21 JP JP59102088A patent/JPH0614538B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60245274A (ja) | 1985-12-05 |
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