JPH0130298B2 - - Google Patents
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- JPH0130298B2 JPH0130298B2 JP56118193A JP11819381A JPH0130298B2 JP H0130298 B2 JPH0130298 B2 JP H0130298B2 JP 56118193 A JP56118193 A JP 56118193A JP 11819381 A JP11819381 A JP 11819381A JP H0130298 B2 JPH0130298 B2 JP H0130298B2
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- insulating layer
- layer
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- conductive layer
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- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
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- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
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Description
【発明の詳細な説明】
この発明は、特に外部取り出し電極が形成され
る部分を改良した半導体装置に関する。
る部分を改良した半導体装置に関する。
従来、第1図に示すように基板1の拡散層2上
に形成される絶縁層3上に、外部電極取り出し用
ボンデイングパツド(Bonding Pad)4が形成
されていた。なお、図中、5はフイールド酸化膜
であり、6は保護膜である。すなわち、従来で
は、基板1の拡散層2上に直接CVD(Ohemical
Vapour Deposition)法等により、絶縁層を形成
していた。したがつて、この場合、基板1からの
膜厚は、絶縁層3のみの厚さとなつている。
に形成される絶縁層3上に、外部電極取り出し用
ボンデイングパツド(Bonding Pad)4が形成
されていた。なお、図中、5はフイールド酸化膜
であり、6は保護膜である。すなわち、従来で
は、基板1の拡散層2上に直接CVD(Ohemical
Vapour Deposition)法等により、絶縁層を形成
していた。したがつて、この場合、基板1からの
膜厚は、絶縁層3のみの厚さとなつている。
しかしながら、微細化により絶縁層3の厚さは
年々薄くなり、ボンデイングによるダメージに耐
えうる厚さを確保しにくくなつてきた。そのた
め、アツセンブリ時の歩留り及び信頼性の低下を
来たすという不都合があつた。
年々薄くなり、ボンデイングによるダメージに耐
えうる厚さを確保しにくくなつてきた。そのた
め、アツセンブリ時の歩留り及び信頼性の低下を
来たすという不都合があつた。
この発明は上記のような事情に鑑みてなされた
もので、外部電極取り出し用ボンデイングパツド
下における基板からの膜厚をボンデイングによる
ダメージに耐えうる厚さを確保することができる
半導体装置を提供することを目的とする。
もので、外部電極取り出し用ボンデイングパツド
下における基板からの膜厚をボンデイングによる
ダメージに耐えうる厚さを確保することができる
半導体装置を提供することを目的とする。
以下、図面を参照してこの発明の一実施例を説
明する。第2図はこの発明の一実施例の断面図で
ある。図中、11は例えばP型の基板で、この基
板11上の一部に例えば熱酸化による酸化膜12
が形成されている。この酸化膜12は、この部分
以外の基板表面に形成された絶縁ゲート形電界効
果トランジスタのゲート酸化膜に相当する。この
酸化膜12上に多結晶シリコン導電層13が形成
され、その上に第1図に示した絶縁層3と同様な
絶縁層14が形成され、さらにその上に外部電極
取り出し用ボンデイングパツド15が形成されて
いる。なお、上記多結晶シリコン導電層13は、
ボンデイングパツド15下以外の位置に形成され
たN+拡散層16に接続されている。また、図中、
17はフイールド酸化膜であり、18は絶縁層1
4の保護膜である。
明する。第2図はこの発明の一実施例の断面図で
ある。図中、11は例えばP型の基板で、この基
板11上の一部に例えば熱酸化による酸化膜12
が形成されている。この酸化膜12は、この部分
以外の基板表面に形成された絶縁ゲート形電界効
果トランジスタのゲート酸化膜に相当する。この
酸化膜12上に多結晶シリコン導電層13が形成
され、その上に第1図に示した絶縁層3と同様な
絶縁層14が形成され、さらにその上に外部電極
取り出し用ボンデイングパツド15が形成されて
いる。なお、上記多結晶シリコン導電層13は、
ボンデイングパツド15下以外の位置に形成され
たN+拡散層16に接続されている。また、図中、
17はフイールド酸化膜であり、18は絶縁層1
4の保護膜である。
ここで、上記ゲート酸化膜12の厚さは例えば
ゲート酸化膜とすると800Å〜1500Åであり、上
記多結晶シリコン導電層13の厚さは3000Å〜
4000Åであるので、第1図に示した絶縁層3と第
2図に示した絶縁層14の厚さを略同じとすれ
ば、従来例に比較して、略4000Å〜5500Åの膜厚
の増加となる。このボンデイングパツド下の膜厚
の増加は、絶縁層3あるいは14の厚さが6000Å
〜10000Åであるため顕著である。したがつて、
ボンデイングパツドによるダメージに耐えうる厚
さを十分に確保することができる。
ゲート酸化膜とすると800Å〜1500Åであり、上
記多結晶シリコン導電層13の厚さは3000Å〜
4000Åであるので、第1図に示した絶縁層3と第
2図に示した絶縁層14の厚さを略同じとすれ
ば、従来例に比較して、略4000Å〜5500Åの膜厚
の増加となる。このボンデイングパツド下の膜厚
の増加は、絶縁層3あるいは14の厚さが6000Å
〜10000Åであるため顕著である。したがつて、
ボンデイングパツドによるダメージに耐えうる厚
さを十分に確保することができる。
また、上記多結晶シリコン導電層13が、他の
アクテイブ素子と電気的に絶縁されている方が望
ましいが、多結晶シリコン導電層13が絶縁層に
より電気的に絶縁される場合、チヤージアツプす
ると、電気的に悪影響を及ぼすことが考えられ
る。そこで、上記実施例では多結晶シリコン導電
層13はボンデイングパツド15下にないN+拡
散層16に接続するようにしている。このように
することで、次のような効果がある。すなわち、 (1) 多結晶シリコン導電層13においてチヤージ
アツプした電荷は、絶縁層にさえぎられる場合
に較べてより速やかにP−N接合を通して基板
11へ抜ける。
アクテイブ素子と電気的に絶縁されている方が望
ましいが、多結晶シリコン導電層13が絶縁層に
より電気的に絶縁される場合、チヤージアツプす
ると、電気的に悪影響を及ぼすことが考えられ
る。そこで、上記実施例では多結晶シリコン導電
層13はボンデイングパツド15下にないN+拡
散層16に接続するようにしている。このように
することで、次のような効果がある。すなわち、 (1) 多結晶シリコン導電層13においてチヤージ
アツプした電荷は、絶縁層にさえぎられる場合
に較べてより速やかにP−N接合を通して基板
11へ抜ける。
(2) 拡散層をボンデイングパツド15下に形成す
る場合に比較して、ゲート酸化膜12の膜厚分
だけ膜厚を増すことができる。
る場合に比較して、ゲート酸化膜12の膜厚分
だけ膜厚を増すことができる。
(3) ボンデイングパツド下のP型基板11にN+
拡散層を形成し、前記多結晶シリコン導電層1
3と接続した場合、ボンデイング時のダメージ
によりP−N接合が破壊されると、実質的に多
結晶シリコン導電層13と基板11とは電気的
に絶縁されていない状態となり、実質的なボン
デイングに耐えうるために与えられる膜厚は絶
縁層14のみの厚さになつてしまうが、このよ
うな不都合を避けることができる。
拡散層を形成し、前記多結晶シリコン導電層1
3と接続した場合、ボンデイング時のダメージ
によりP−N接合が破壊されると、実質的に多
結晶シリコン導電層13と基板11とは電気的
に絶縁されていない状態となり、実質的なボン
デイングに耐えうるために与えられる膜厚は絶
縁層14のみの厚さになつてしまうが、このよ
うな不都合を避けることができる。
なお、上記実施例では導電層として多結晶シリ
コン導電層13を用いたが、これはMC層、
MoSi2層等の高融点導電物質層であつてもよい。
また、上記実施例におけるゲート酸化膜12は、
必ずしもゲート酸化膜でなくともよく、他の絶縁
層に置換してもよいし、上記ゲート酸化膜に他の
絶縁層を追加積層してもよいものである。
コン導電層13を用いたが、これはMC層、
MoSi2層等の高融点導電物質層であつてもよい。
また、上記実施例におけるゲート酸化膜12は、
必ずしもゲート酸化膜でなくともよく、他の絶縁
層に置換してもよいし、上記ゲート酸化膜に他の
絶縁層を追加積層してもよいものである。
以上述べたようにこの発明によれば、外部電極
取り出し用ボンデイングパツド下における基板か
らの膜厚をボンデイングによるダメージに耐えう
る厚さを確保することができる半導体装置を提供
することができる。
取り出し用ボンデイングパツド下における基板か
らの膜厚をボンデイングによるダメージに耐えう
る厚さを確保することができる半導体装置を提供
することができる。
第1図は従来の取り出し電極が形成される部分
を含む半導体装置の断面図、第2図はこの発明の
一実施例の半導体装置の断面図である。 11……基板、12……ゲート酸化膜、13…
…多結晶シリコン導電層、14……絶縁層、15
……ボンデイングパツド、16……N+拡散層、
17……フイールド酸化膜、18……保護膜。
を含む半導体装置の断面図、第2図はこの発明の
一実施例の半導体装置の断面図である。 11……基板、12……ゲート酸化膜、13…
…多結晶シリコン導電層、14……絶縁層、15
……ボンデイングパツド、16……N+拡散層、
17……フイールド酸化膜、18……保護膜。
Claims (1)
- 1 半導体基板上に形成されたフイールド絶縁膜
よりも肉薄で、半導体基板上のボンデイング予定
部分に形成された第1の絶縁層と、この第1の絶
縁層上に形成された導電層と、この導電層上に形
成された第2の絶縁層と、この第2の絶縁層上に
形成されたボンデイングパツドと、上記ボンデイ
ングパツド下でない基板に形成され上記導電層が
接続された拡散層とを具備したことを特徴とする
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56118193A JPS5821349A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56118193A JPS5821349A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5821349A JPS5821349A (ja) | 1983-02-08 |
JPH0130298B2 true JPH0130298B2 (ja) | 1989-06-19 |
Family
ID=14730458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56118193A Granted JPS5821349A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5821349A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60114256A (ja) * | 1983-11-26 | 1985-06-20 | 川田 正敏 | 男性用排尿調節リング |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5226164A (en) * | 1975-08-22 | 1977-02-26 | Hitachi Ltd | Semi-conductor unit |
JPS5239378A (en) * | 1975-09-23 | 1977-03-26 | Seiko Epson Corp | Silicon-gated mos type semiconductor device |
-
1981
- 1981-07-28 JP JP56118193A patent/JPS5821349A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5226164A (en) * | 1975-08-22 | 1977-02-26 | Hitachi Ltd | Semi-conductor unit |
JPS5239378A (en) * | 1975-09-23 | 1977-03-26 | Seiko Epson Corp | Silicon-gated mos type semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS5821349A (ja) | 1983-02-08 |
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