JPH08130241A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH08130241A JPH08130241A JP26932194A JP26932194A JPH08130241A JP H08130241 A JPH08130241 A JP H08130241A JP 26932194 A JP26932194 A JP 26932194A JP 26932194 A JP26932194 A JP 26932194A JP H08130241 A JPH08130241 A JP H08130241A
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Abstract
(57)【要約】
【目的】 ＬＯＣＯＳアイソレーションを併用したトレ
ンチアイソレーションを有する半導体集積回路装置の信
頼度を向上させる。 【構成】 半導体基板１の主面上に設けられたＬＯＣＯ
Ｓ絶縁膜５と、その下部の半導体基板１をフォトレジス
トをマスクにしてＲＩＥ法で順次エッチングし、溝７を
形成した後、ウエットエッチングで半導体基板１の表面
の溝７の開口部に丸みをつけることにより、半導体基板
１の表面の溝７の開口部に集中する応力を緩和して、半
導体基板１の結晶欠陥の発生を抑える。
ンチアイソレーションを有する半導体集積回路装置の信
頼度を向上させる。 【構成】 半導体基板１の主面上に設けられたＬＯＣＯ
Ｓ絶縁膜５と、その下部の半導体基板１をフォトレジス
トをマスクにしてＲＩＥ法で順次エッチングし、溝７を
形成した後、ウエットエッチングで半導体基板１の表面
の溝７の開口部に丸みをつけることにより、半導体基板
１の表面の溝７の開口部に集中する応力を緩和して、半
導体基板１の結晶欠陥の発生を抑える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、半導体素子を電気的に
分離するアイソレーションを有する半導体集積回路装置
に適用して有効な技術に関するものである。
よびその製造方法に関し、特に、半導体素子を電気的に
分離するアイソレーションを有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体素子を電気的に分離するアイソレ
ーションの一つに、アイソレーション領域となる半導体
基板に深い溝を設け、これに絶縁物を埋め込むことによ
り形成されるトレンチアイソレーションがある。
ーションの一つに、アイソレーション領域となる半導体
基板に深い溝を設け、これに絶縁物を埋め込むことによ
り形成されるトレンチアイソレーションがある。
【０００３】このトレンチアイソレーションは、ＬＯＣ
ＯＳアイソレーションで生ずるＬＯＣＯＳ絶縁膜の突起
（バーズ・ヘッド）や横方向への広がり（バーズ・ピー
ク）がないので、平坦性がよく、半導体素子を形成する
領域の減少を防ぐことができる。さらに、トレンチアイ
ソレーションと半導体基板の境界には反転層防止の不純
物が不要なので、トレンチアイソレーションではアイソ
レーション容量の増加を抑えることができるなどの利点
がある。
ＯＳアイソレーションで生ずるＬＯＣＯＳ絶縁膜の突起
（バーズ・ヘッド）や横方向への広がり（バーズ・ピー
ク）がないので、平坦性がよく、半導体素子を形成する
領域の減少を防ぐことができる。さらに、トレンチアイ
ソレーションと半導体基板の境界には反転層防止の不純
物が不要なので、トレンチアイソレーションではアイソ
レーション容量の増加を抑えることができるなどの利点
がある。
【０００４】なお、トレンチアイソレーションを述べて
ある例として、培風館発行「超高速バイポーラ・デバイ
ス」１９８５年１１月１５日発行、永田穣編、Ｐ８９〜
Ｐ９０がある。
ある例として、培風館発行「超高速バイポーラ・デバイ
ス」１９８５年１１月１５日発行、永田穣編、Ｐ８９〜
Ｐ９０がある。
【０００５】しかしながら、半導体集積回路装置では、
比較的広い面積となるアイソレーション領域も存在する
ので、トレンチアイソレーションのみでアイソレーショ
ン領域のすべてを形成することは難しい。そこで、現在
は、ＬＯＣＯＳアイソレーションを併用したトレンチア
イソレーションの採用が検討されている。
比較的広い面積となるアイソレーション領域も存在する
ので、トレンチアイソレーションのみでアイソレーショ
ン領域のすべてを形成することは難しい。そこで、現在
は、ＬＯＣＯＳアイソレーションを併用したトレンチア
イソレーションの採用が検討されている。
【０００６】まず、ＬＯＣＯＳアイソレーションを半導
体基板の主面上に形成した後、トレンチアイソレーショ
ンを形成する領域のＬＯＣＯＳアイソレーションおよび
半導体基板を順次エッチングしてトレンチアイソレーシ
ョンとなる溝を形成し、次いで、この溝内に絶縁物を埋
め込むことによりＬＯＣＯＳアイソレーションを併用し
たトレンチアイソレーションは形成される。
体基板の主面上に形成した後、トレンチアイソレーショ
ンを形成する領域のＬＯＣＯＳアイソレーションおよび
半導体基板を順次エッチングしてトレンチアイソレーシ
ョンとなる溝を形成し、次いで、この溝内に絶縁物を埋
め込むことによりＬＯＣＯＳアイソレーションを併用し
たトレンチアイソレーションは形成される。
【０００７】
【発明が解決しようとする課題】本発明者は、ＬＯＣＯ
Ｓアイソレーションを併用したトレンチアイソレーショ
ンを開発するにあたり、以下の問題点を見いだした。
Ｓアイソレーションを併用したトレンチアイソレーショ
ンを開発するにあたり、以下の問題点を見いだした。
【０００８】すなわち、トレンチアイソレーションの溝
を形成する際、通常ＲＩＥ（Reactive Ion Etching）法
でＬＯＣＯＳアイソレーションと半導体基板を順次エッ
チングするので、半導体基板表面の溝の開口部は垂直形
状となる。このため、後に溝内に埋め込む絶縁物の応力
が半導体基板表面の溝の開口部に集中し、半導体基板に
結晶欠陥が発生する。この結晶欠陥はｐｎ接合のリーク
電流や耐圧劣化を誘発し、半導体集積回路装置の信頼度
や製造歩留まりを低下させる。
を形成する際、通常ＲＩＥ（Reactive Ion Etching）法
でＬＯＣＯＳアイソレーションと半導体基板を順次エッ
チングするので、半導体基板表面の溝の開口部は垂直形
状となる。このため、後に溝内に埋め込む絶縁物の応力
が半導体基板表面の溝の開口部に集中し、半導体基板に
結晶欠陥が発生する。この結晶欠陥はｐｎ接合のリーク
電流や耐圧劣化を誘発し、半導体集積回路装置の信頼度
や製造歩留まりを低下させる。
【０００９】本発明の目的は、ＬＯＣＯＳアイソレーシ
ョンを併用したトレンチアイソレーションを有する半導
体集積回路装置の信頼度を向上させることのできる技術
を提供することにある。
ョンを併用したトレンチアイソレーションを有する半導
体集積回路装置の信頼度を向上させることのできる技術
を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、半導体基板の主面上に設けられたＬＯＣＯＳアイソ
レーションと、このＬＯＣＯＳアイソレーションの下部
の半導体基板を順次エッチングして形成される溝の内部
に絶縁物を埋め込み形成されたトレンチアイソレーショ
ンを有しており、半導体基板の表面の溝の開口部が丸み
を帯びている。
は、半導体基板の主面上に設けられたＬＯＣＯＳアイソ
レーションと、このＬＯＣＯＳアイソレーションの下部
の半導体基板を順次エッチングして形成される溝の内部
に絶縁物を埋め込み形成されたトレンチアイソレーショ
ンを有しており、半導体基板の表面の溝の開口部が丸み
を帯びている。
【００１３】
【作用】上記した手段によれば、半導体基板表面の溝の
開口部が丸みを帯びた形状であるので、半導体基板表面
の溝の開口部に集中する応力を緩和することができ、半
導体基板における結晶欠陥の発生を抑えることができ
る。
開口部が丸みを帯びた形状であるので、半導体基板表面
の溝の開口部に集中する応力を緩和することができ、半
導体基板における結晶欠陥の発生を抑えることができ
る。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１５】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００１６】（実施例１）本発明の一実施例であるアイ
ソレーションの製造方法を図１〜図４を用いて説明す
る。
ソレーションの製造方法を図１〜図４を用いて説明す
る。
【００１７】まず、半導体基板１の表面に熱酸化処理に
より酸化シリコン膜２を形成し、次いで、窒化シリコン
膜３をＣＶＤ（Chemical Vapor Deposition ）法で半導
体基板１上に堆積する。
より酸化シリコン膜２を形成し、次いで、窒化シリコン
膜３をＣＶＤ（Chemical Vapor Deposition ）法で半導
体基板１上に堆積する。
【００１８】次に、図１に示すように、ＬＯＣＯＳアイ
ソレーションを形成するため、半導体基板１上に形成し
たフォトレジスト４をマスクにして、窒化シリコン膜３
をエッチングする。次に、図２に示すように、フォトレ
ジスト４を除去した後、選択酸化を行ない、ＬＯＣＯＳ
絶縁膜５が形成される。
ソレーションを形成するため、半導体基板１上に形成し
たフォトレジスト４をマスクにして、窒化シリコン膜３
をエッチングする。次に、図２に示すように、フォトレ
ジスト４を除去した後、選択酸化を行ない、ＬＯＣＯＳ
絶縁膜５が形成される。
【００１９】次に、図３に示すように、トレンチアイソ
レーションを形成するため、窒化シリコン膜３を除去し
た後、半導体基板１上に形成したフォトレジスト６をマ
スクにして、ＬＯＣＯＳ絶縁膜５および半導体基板１を
ＲＩＥ法で順次エッチングして、溝７を形成する。
レーションを形成するため、窒化シリコン膜３を除去し
た後、半導体基板１上に形成したフォトレジスト６をマ
スクにして、ＬＯＣＯＳ絶縁膜５および半導体基板１を
ＲＩＥ法で順次エッチングして、溝７を形成する。
【００２０】次に、図４に示すように、フォトレジスト
６を除去した後、ウエットエッチングで半導体基板１の
表面の溝７の開口部に丸みをつける。その後、図５に示
すように、溝７の内部に絶縁物８を埋め込み、本実施例
のアイソレーションが完成する。
６を除去した後、ウエットエッチングで半導体基板１の
表面の溝７の開口部に丸みをつける。その後、図５に示
すように、溝７の内部に絶縁物８を埋め込み、本実施例
のアイソレーションが完成する。
【００２１】（実施例２）図６は本発明の一実施例であ
るＬＯＣＯＳアイソレーションを併用したトレンチアイ
ソレーションを半導体基板１上に絶縁膜１０を介して単
結晶シリコン膜９が形成されたＳＯＩ（Silicon on Ins
ulater）基板に適用した図である。
るＬＯＣＯＳアイソレーションを併用したトレンチアイ
ソレーションを半導体基板１上に絶縁膜１０を介して単
結晶シリコン膜９が形成されたＳＯＩ（Silicon on Ins
ulater）基板に適用した図である。
【００２２】実施例１に記載した製造方法と同様に、例
えば貼り合わせ技術により形成されたＳＯＩ基板にＬＯ
ＣＯＳ絶縁膜５を形成する。
えば貼り合わせ技術により形成されたＳＯＩ基板にＬＯ
ＣＯＳ絶縁膜５を形成する。
【００２３】次に、トレンチアイソレーションを形成す
るため、単結晶シリコン膜９上に形成したフォトレジス
トをマスクにして、ＬＯＣＯＳ絶縁膜５および単結晶シ
リコン膜９をＲＩＥ法で順次エッチングして、溝７を形
成する。この際、溝７はＳＯＩ基板を構成する絶縁膜１
０と接触させてもよい。
るため、単結晶シリコン膜９上に形成したフォトレジス
トをマスクにして、ＬＯＣＯＳ絶縁膜５および単結晶シ
リコン膜９をＲＩＥ法で順次エッチングして、溝７を形
成する。この際、溝７はＳＯＩ基板を構成する絶縁膜１
０と接触させてもよい。
【００２４】次に、フォトレジストを除去した後、ウエ
ットエッチングにより単結晶シリコン膜９の表面の溝７
の開口部に丸みをつける。その後、溝７の内部に絶縁物
８を埋め込み、本実施例のアイソレーションが完成す
る。
ットエッチングにより単結晶シリコン膜９の表面の溝７
の開口部に丸みをつける。その後、溝７の内部に絶縁物
８を埋め込み、本実施例のアイソレーションが完成す
る。
【００２５】ＳＯＩ基板を用いた本実施例によれば、基
板に関係する寄生容量を低減することができるので、半
導体集積回路装置の高速化が可能となる。
板に関係する寄生容量を低減することができるので、半
導体集積回路装置の高速化が可能となる。
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２８】本発明によれば、トレンチアイソレーショ
ンが形成された半導体基板表面の溝の開口部に集中する
応力が緩和できるので、半導体基板における結晶欠陥の
発生が抑えられ、半導体集積回路装置の信頼度を向上す
ることが可能となる。
ンが形成された半導体基板表面の溝の開口部に集中する
応力が緩和できるので、半導体基板における結晶欠陥の
発生が抑えられ、半導体集積回路装置の信頼度を向上す
ることが可能となる。
【図１】本発明の一実施例であるアイソレーションを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図２】本発明の一実施例であるアイソレーションを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図３】本発明の一実施例であるアイソレーションを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図４】本発明の一実施例であるアイソレーションを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図５】本発明の一実施例であるアイソレーションを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図６】本発明の他の実施例であるアイソレーションを
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト ５ ＬＯＣＯＳ絶縁膜 ６ フォトレジスト ７ 溝 ８ 絶縁物 ９ 単結晶シリコン膜 １０ 絶縁膜
Claims (7)
- 【請求項１】 ＬＯＣＯＳアイソレーションを併用した
トレンチアイソレーションを有する半導体集積回路装置
であって、半導体基板の主面上に設けられた前記ＬＯＣ
ＯＳアイソレーションと、前記ＬＯＣＯＳアイソレーシ
ョンの下部の前記半導体基板を順次エッチングして形成
された溝の内部に絶縁物が埋め込まれて前記トレンチア
イソレーションが形成されており、前記半導体基板の表
面の前記溝の開口部が丸みを帯びていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 半導体基板上に絶縁膜を介して半導体膜
が形成されたＳＯＩ基板にＬＯＣＯＳアイソレーション
を併用したトレンチアイソレーションを有する半導体集
積回路装置であって、前記半導体膜の主面上に設けられ
た前記ＬＯＣＯＳアイソレーションと、前記ＬＯＣＯＳ
アイソレーションの下部の前記半導体膜を順次エッチン
グして形成された溝の内部に絶縁物が埋め込まれて前記
トレンチアイソレーションが形成されており、前記半導
体膜の表面の前記溝の開口部が丸みを帯びていることを
特徴とする半導体集積回路装置。 - 【請求項３】 前記半導体膜は単結晶シリコン膜である
ことを特徴とする請求項２記載の半導体集積回路装置。 - 【請求項４】 前記半導体膜に形成された前記溝が、前
記ＳＯＩ基板を構成する前記絶縁膜に接触していること
を特徴とする請求項２記載の半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にＬＯＣＯＳアイ
ソレーションを形成する工程、前記ＬＯＣＯＳアイソレ
ーションおよび前記ＬＯＣＯＳアイソレーションの下部
の前記半導体基板の一部を順次エッチングして溝を形成
する工程、前記半導体基板の表面の前記溝の開口部に丸
みをつける工程、前記溝の内部に絶縁物を埋め込む工程
を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 請求項２記載の半導体集積回路装置の製
造方法であって、半導体膜の主面上にＬＯＣＯＳアイソ
レーションを形成する工程、前記ＬＯＣＯＳアイソレー
ションおよび前記ＬＯＣＯＳアイソレーションの下部の
前記半導体膜の一部を順次エッチングして溝を形成する
工程、前記半導体膜の表面の前記溝の開口部に丸みをつ
ける工程、前記溝の内部に絶縁物を埋め込む工程を有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 前記半導体基板または前記半導体膜の表
面の前記溝の開口部にウエットエッチングで丸みをつけ
ることを特徴とする請求項５または６記載の半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26932194A JPH08130241A (ja) | 1994-11-02 | 1994-11-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26932194A JPH08130241A (ja) | 1994-11-02 | 1994-11-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130241A true JPH08130241A (ja) | 1996-05-21 |
Family
ID=17470730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26932194A Pending JPH08130241A (ja) | 1994-11-02 | 1994-11-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130241A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010002305A (ko) * | 1999-06-14 | 2001-01-15 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
| US6353254B1 (en) * | 1998-01-20 | 2002-03-05 | Hyundai Electronics Ind. Co. Ltd. | Device isolation structure and device isolation method for a semiconductor power integrated circuit |
| KR20040050554A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100446279B1 (ko) * | 1997-05-19 | 2004-10-14 | 삼성전자주식회사 | 반도체장치의 트랜치 식각방법 |
-
1994
- 1994-11-02 JP JP26932194A patent/JPH08130241A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446279B1 (ko) * | 1997-05-19 | 2004-10-14 | 삼성전자주식회사 | 반도체장치의 트랜치 식각방법 |
| US6353254B1 (en) * | 1998-01-20 | 2002-03-05 | Hyundai Electronics Ind. Co. Ltd. | Device isolation structure and device isolation method for a semiconductor power integrated circuit |
| KR20010002305A (ko) * | 1999-06-14 | 2001-01-15 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
| KR20040050554A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
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