JPH1145935A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1145935A JPH1145935A JP20106997A JP20106997A JPH1145935A JP H1145935 A JPH1145935 A JP H1145935A JP 20106997 A JP20106997 A JP 20106997A JP 20106997 A JP20106997 A JP 20106997A JP H1145935 A JPH1145935 A JP H1145935A
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Abstract
(57)【要約】
【課題】 ＬＯＣＯＳアイソレーションを併用したトレ
ンチアイソレーションを有する半導体集積回路装置の信
頼度を向上させる。 【解決手段】 半導体基板１に形成された溝７ｂに第１
の絶縁膜８を埋め込んだ後、半導体基板１上に堆積した
酸化シリコン膜９をＲＩＥ法でエッチングすることによ
って、ＬＯＣＯＳ酸化膜４に形成された溝７ａの側壁に
サイドウォールスペーサ１０を形成し、次いで、ＬＯＣ
ＯＳ酸化膜４が有する凹部に第２の絶縁膜１１を埋め込
むことによって、ＬＯＣＯＳ酸化膜４に形成された溝７
ａに埋め込まれる第１の絶縁膜８と第２の絶縁膜１１の
厚さ（ｔ1 ）をＬＯＣＯＳ酸化膜４の厚さ（ｔ2 ）とほ
ぼ等しくする。
ンチアイソレーションを有する半導体集積回路装置の信
頼度を向上させる。 【解決手段】 半導体基板１に形成された溝７ｂに第１
の絶縁膜８を埋め込んだ後、半導体基板１上に堆積した
酸化シリコン膜９をＲＩＥ法でエッチングすることによ
って、ＬＯＣＯＳ酸化膜４に形成された溝７ａの側壁に
サイドウォールスペーサ１０を形成し、次いで、ＬＯＣ
ＯＳ酸化膜４が有する凹部に第２の絶縁膜１１を埋め込
むことによって、ＬＯＣＯＳ酸化膜４に形成された溝７
ａに埋め込まれる第１の絶縁膜８と第２の絶縁膜１１の
厚さ（ｔ1 ）をＬＯＣＯＳ酸化膜４の厚さ（ｔ2 ）とほ
ぼ等しくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、隣接する半導体素
子を互いに電気的に分離するアイソレーションを有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
置およびその製造方法に関し、特に、隣接する半導体素
子を互いに電気的に分離するアイソレーションを有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】半導体素子を互いに電気的に分離するア
イソレーションの一つに、素子間分離領域となる半導体
基板に深い溝を設け、これに絶縁物を埋め込むことによ
り形成されるトレンチアイソレーションがある。
イソレーションの一つに、素子間分離領域となる半導体
基板に深い溝を設け、これに絶縁物を埋め込むことによ
り形成されるトレンチアイソレーションがある。
【０００３】このトレンチアイソレーションは、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）アイソレーション
で生ずるＬＯＣＯＳ酸化膜の突起（バーズ・ヘッド）や
横方向への広がり（バーズ・ビーク）がないので、平坦
性がよく、半導体素子を形成する活性領域の面積の減少
を防ぐことができる。さらに、トレンチアイソレーショ
ンと半導体基板の境界には反転層防止の不純物が不要な
ので、トレンチアイソレーションではアイソレーション
容量の増加を抑えることができるなどの利点がある。
ＯＳ（Local Oxidation of Silicon）アイソレーション
で生ずるＬＯＣＯＳ酸化膜の突起（バーズ・ヘッド）や
横方向への広がり（バーズ・ビーク）がないので、平坦
性がよく、半導体素子を形成する活性領域の面積の減少
を防ぐことができる。さらに、トレンチアイソレーショ
ンと半導体基板の境界には反転層防止の不純物が不要な
ので、トレンチアイソレーションではアイソレーション
容量の増加を抑えることができるなどの利点がある。
【０００４】なお、トレンチアイソレーションを述べて
ある例として、培風館発行「超高速バイポーラ・デバイ
ス」１９８５年１１月１５日発行、永田穣編、Ｐ８９〜
Ｐ９０がある。
ある例として、培風館発行「超高速バイポーラ・デバイ
ス」１９８５年１１月１５日発行、永田穣編、Ｐ８９〜
Ｐ９０がある。
【０００５】しかしながら、半導体集積回路装置では、
比較的広い面積となる素子間分離領域も存在するので、
トレンチアイソレーションのみで素子間分離領域のすべ
てを形成することは難しい。そこで、現在は、ＬＯＣＯ
Ｓアイソレーションを併用したトレンチアイソレーショ
ンの採用が検討されている。
比較的広い面積となる素子間分離領域も存在するので、
トレンチアイソレーションのみで素子間分離領域のすべ
てを形成することは難しい。そこで、現在は、ＬＯＣＯ
Ｓアイソレーションを併用したトレンチアイソレーショ
ンの採用が検討されている。
【０００６】まず、ＬＯＣＯＳアイソレーションを構成
するＬＯＣＯＳ酸化膜を半導体基板の主面上に形成した
後、トレンチアイソレーションを形成する領域のＬＯＣ
ＯＳ酸化膜および半導体基板を順次エッチングして、Ｌ
ＯＣＯＳ酸化膜および半導体基板にトレンチアイソレー
ションとなる溝を形成し、次いで、この溝に絶縁物を埋
め込むことによりＬＯＣＯＳアイソレーションを併用し
たトレンチアイソレーションは形成される。
するＬＯＣＯＳ酸化膜を半導体基板の主面上に形成した
後、トレンチアイソレーションを形成する領域のＬＯＣ
ＯＳ酸化膜および半導体基板を順次エッチングして、Ｌ
ＯＣＯＳ酸化膜および半導体基板にトレンチアイソレー
ションとなる溝を形成し、次いで、この溝に絶縁物を埋
め込むことによりＬＯＣＯＳアイソレーションを併用し
たトレンチアイソレーションは形成される。
【０００７】
【発明が解決しようとする課題】本発明者は、ＬＯＣＯ
Ｓアイソレーションを併用したトレンチアイソレーショ
ンを開発するにあたり、以下の問題点を見いだした。
Ｓアイソレーションを併用したトレンチアイソレーショ
ンを開発するにあたり、以下の問題点を見いだした。
【０００８】すなわち、トレンチアイソレーションとな
る溝に絶縁膜を埋め込む際、まず、半導体基板上に第１
の絶縁膜を堆積した後、この第１の絶縁膜をエッチバッ
クすることにより、上記溝に第１の絶縁膜を埋め込む。
次いで、半導体基板上に第２の絶縁膜を堆積した後、こ
の第２の絶縁膜をエッチバックすることにより、第１の
絶縁膜のみでは完全に埋め込むことができなかった溝の
部分に第２の絶縁膜を埋め込む。
る溝に絶縁膜を埋め込む際、まず、半導体基板上に第１
の絶縁膜を堆積した後、この第１の絶縁膜をエッチバッ
クすることにより、上記溝に第１の絶縁膜を埋め込む。
次いで、半導体基板上に第２の絶縁膜を堆積した後、こ
の第２の絶縁膜をエッチバックすることにより、第１の
絶縁膜のみでは完全に埋め込むことができなかった溝の
部分に第２の絶縁膜を埋め込む。
【０００９】ところが、図８に示すように、ＬＯＣＯＳ
酸化膜４および半導体基板１にそれぞれ設けられた溝７
ａ，７ｂに第１の絶縁膜８を埋め込んだ後、半導体基板
１上に第２の絶縁膜１１を堆積すると、溝７ａ，７ｂの
上に堆積される第２の絶縁膜１１の平坦性が悪いため、
溝７ａ，７ｂに埋め込まれた第２の絶縁膜１１の形状が
すりばち状となり、溝７ａに埋め込まれた第１の絶縁膜
８と第２の絶縁膜１１の厚さ（ｔ1 ）が、ＬＯＣＯＳ酸
化膜４の厚さ（ｔ2 ）よりも薄くなってしまう。
酸化膜４および半導体基板１にそれぞれ設けられた溝７
ａ，７ｂに第１の絶縁膜８を埋め込んだ後、半導体基板
１上に第２の絶縁膜１１を堆積すると、溝７ａ，７ｂの
上に堆積される第２の絶縁膜１１の平坦性が悪いため、
溝７ａ，７ｂに埋め込まれた第２の絶縁膜１１の形状が
すりばち状となり、溝７ａに埋め込まれた第１の絶縁膜
８と第２の絶縁膜１１の厚さ（ｔ1 ）が、ＬＯＣＯＳ酸
化膜４の厚さ（ｔ2 ）よりも薄くなってしまう。
【００１０】溝７ａに埋め込まれてＬＯＣＯＳアイソレ
ーションの一部を構成する第１の絶縁膜８と第２の絶縁
膜１１の厚さ（ｔ1 ）が薄いと、チャネルストッパ領域
を形成するために半導体基板１に不純物イオンを打ち込
む際、この溝７ａに埋め込まれた第１の絶縁膜８と第２
の絶縁膜１１の下の半導体基板１に不純物イオンが深く
打ち込まれて、半導体基板１の表面における不純物濃度
が低くなり、隣接する半導体素子間でリーク電流が流れ
てしまう。
ーションの一部を構成する第１の絶縁膜８と第２の絶縁
膜１１の厚さ（ｔ1 ）が薄いと、チャネルストッパ領域
を形成するために半導体基板１に不純物イオンを打ち込
む際、この溝７ａに埋め込まれた第１の絶縁膜８と第２
の絶縁膜１１の下の半導体基板１に不純物イオンが深く
打ち込まれて、半導体基板１の表面における不純物濃度
が低くなり、隣接する半導体素子間でリーク電流が流れ
てしまう。
【００１１】本発明の目的は、ＬＯＣＯＳアイソレーシ
ョンを併用したトレンチアイソレーションを有する半導
体集積回路装置の信頼度を向上させることができる技術
を提供することにある。
ョンを併用したトレンチアイソレーションを有する半導
体集積回路装置の信頼度を向上させることができる技術
を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置の
製造方法は、まず、半導体基板の主面上にＬＯＣＯＳ酸
化膜を形成した後、ＬＯＣＯＳ酸化膜および半導体基板
を順次加工して、ＬＯＣＯＳ酸化膜および半導体基板に
溝を形成する。次に、半導体基板上に第１の絶縁膜を堆
積した後、第１の絶縁膜をエッチバックすることによ
り、上記溝に第１の絶縁膜を埋め込み、次いで、ＬＯＣ
ＯＳ酸化膜に設けられた溝の側壁にサイドウォールスペ
ーサを形成する。次に、半導体基板上に第２の絶縁膜を
堆積した後、第２の絶縁膜をエッチバックすることによ
り、上記溝に第２の絶縁膜を埋め込むことによって、Ｌ
ＯＣＯＳアイソレーションを併用したトレンチアイソレ
ーションを形成するものである。
製造方法は、まず、半導体基板の主面上にＬＯＣＯＳ酸
化膜を形成した後、ＬＯＣＯＳ酸化膜および半導体基板
を順次加工して、ＬＯＣＯＳ酸化膜および半導体基板に
溝を形成する。次に、半導体基板上に第１の絶縁膜を堆
積した後、第１の絶縁膜をエッチバックすることによ
り、上記溝に第１の絶縁膜を埋め込み、次いで、ＬＯＣ
ＯＳ酸化膜に設けられた溝の側壁にサイドウォールスペ
ーサを形成する。次に、半導体基板上に第２の絶縁膜を
堆積した後、第２の絶縁膜をエッチバックすることによ
り、上記溝に第２の絶縁膜を埋め込むことによって、Ｌ
ＯＣＯＳアイソレーションを併用したトレンチアイソレ
ーションを形成するものである。
【００１５】上記した手段によれば、ＬＯＣＯＳ酸化膜
に設けられた溝の側壁にサイドウォールスペーサを形成
することにより、ＬＯＣＯＳ酸化膜が有する凹部のアス
ペクト比（＝高さ／幅）が高くなるので、溝の上に堆積
される第２の絶縁膜の平坦性が向上し、ＬＯＣＯＳ酸化
膜に設けられた溝に埋め込まれてＬＯＣＯＳアイソレー
ションの一部を構成する第１の絶縁膜と第２の絶縁膜の
厚さが、ＬＯＣＯＳアイソレーションの他部を構成する
ＬＯＣＯＳ酸化膜の厚さとほぼ同じとなる。従って、Ｌ
ＯＣＯＳアイソレーションに局所的に厚さの薄い領域が
形成されないので、ＬＯＣＯＳアイソレーションを併用
したトレンチアイソレーションを形成した後にチャネル
ストッパ領域を形成するための不純物イオンの打ち込み
を行っても、ＬＯＣＯＳアイソレーション下の半導体基
板の表面に不純物イオンが打ち込まれて、半導体基板の
表面に不純物濃度の高いチャネル領域が形成される。
に設けられた溝の側壁にサイドウォールスペーサを形成
することにより、ＬＯＣＯＳ酸化膜が有する凹部のアス
ペクト比（＝高さ／幅）が高くなるので、溝の上に堆積
される第２の絶縁膜の平坦性が向上し、ＬＯＣＯＳ酸化
膜に設けられた溝に埋め込まれてＬＯＣＯＳアイソレー
ションの一部を構成する第１の絶縁膜と第２の絶縁膜の
厚さが、ＬＯＣＯＳアイソレーションの他部を構成する
ＬＯＣＯＳ酸化膜の厚さとほぼ同じとなる。従って、Ｌ
ＯＣＯＳアイソレーションに局所的に厚さの薄い領域が
形成されないので、ＬＯＣＯＳアイソレーションを併用
したトレンチアイソレーションを形成した後にチャネル
ストッパ領域を形成するための不純物イオンの打ち込み
を行っても、ＬＯＣＯＳアイソレーション下の半導体基
板の表面に不純物イオンが打ち込まれて、半導体基板の
表面に不純物濃度の高いチャネル領域が形成される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】本発明の一実施の形態であるＬＯＣＯＳア
イソレーションを併用したトレンチアイソレーションの
製造方法を図１〜図７を用いて説明する。なお、実施の
形態を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。
イソレーションを併用したトレンチアイソレーションの
製造方法を図１〜図７を用いて説明する。なお、実施の
形態を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。
【００１８】まず、図１に示すように、半導体基板１の
表面に熱酸化処理によって、例えば約１3.５ｎｍの厚さ
のパッド酸化シリコン膜２を形成した後、半導体基板１
上にＣＶＤ（Chemical Vapor Deposition ）法によっ
て、例えば約１４０ｎｍの厚さの窒化シリコン膜３を堆
積する。
表面に熱酸化処理によって、例えば約１3.５ｎｍの厚さ
のパッド酸化シリコン膜２を形成した後、半導体基板１
上にＣＶＤ（Chemical Vapor Deposition ）法によっ
て、例えば約１４０ｎｍの厚さの窒化シリコン膜３を堆
積する。
【００１９】次いで、パターニングされたフォトレジス
トをマスクにして、後にＬＯＣＯＳアイソレーションが
形成される領域の窒化シリコン膜３を除去した後、半導
体基板１に熱酸化処理を施して、窒化シリコン膜３が除
去されている半導体基板１の表面に、例えば約４００ｎ
ｍの厚さのＬＯＣＯＳ酸化膜４を形成する。
トをマスクにして、後にＬＯＣＯＳアイソレーションが
形成される領域の窒化シリコン膜３を除去した後、半導
体基板１に熱酸化処理を施して、窒化シリコン膜３が除
去されている半導体基板１の表面に、例えば約４００ｎ
ｍの厚さのＬＯＣＯＳ酸化膜４を形成する。
【００２０】次に、図２に示すように、上記窒化シリコ
ン膜３を除去した後、半導体基板１上にＣＶＤ法によっ
て多結晶シリコン膜５および酸化シリコン膜６を順次堆
積する。多結晶シリコン膜５および酸化シリコン膜６の
厚さは、例えばそれぞれ約１００ｎｍおよび約２００ｎ
ｍである。
ン膜３を除去した後、半導体基板１上にＣＶＤ法によっ
て多結晶シリコン膜５および酸化シリコン膜６を順次堆
積する。多結晶シリコン膜５および酸化シリコン膜６の
厚さは、例えばそれぞれ約１００ｎｍおよび約２００ｎ
ｍである。
【００２１】次いで、パターニングされたフォトレジス
トをマスクにして、後にトレンチアイソレーションが形
成される領域の酸化シリコン膜６を除去した後、パター
ニングされた酸化シリコン膜６をマスクにして、酸化シ
リコン膜６を削りながら多結晶シリコン膜５、ＬＯＣＯ
Ｓ酸化膜４および半導体基板１を順次エッチングする。
これによって、ＬＯＣＯＳ酸化膜４に溝７ａを形成し、
半導体基板１に溝７ｂを形成する。
トをマスクにして、後にトレンチアイソレーションが形
成される領域の酸化シリコン膜６を除去した後、パター
ニングされた酸化シリコン膜６をマスクにして、酸化シ
リコン膜６を削りながら多結晶シリコン膜５、ＬＯＣＯ
Ｓ酸化膜４および半導体基板１を順次エッチングする。
これによって、ＬＯＣＯＳ酸化膜４に溝７ａを形成し、
半導体基板１に溝７ｂを形成する。
【００２２】次に、図３に示すように、半導体基板１上
にＣＶＤ法によって第１の絶縁膜８を堆積した後、この
第１の絶縁膜８をドライエッチング法によってエッチバ
ックすることにより、溝７ａ，７ｂに第１の絶縁膜８を
埋め込む。第１の絶縁膜８は、例えば有機シランの熱分
解によって形成された酸化シリコン膜である。しかしな
がら、第１の絶縁膜８のみでは溝７ａ，７ｂを全て埋め
込むことができず、特に、ＬＯＣＯＳ酸化膜４に形成さ
れた溝７ａにはほとんど第１の絶縁膜８は埋め込まれな
い。
にＣＶＤ法によって第１の絶縁膜８を堆積した後、この
第１の絶縁膜８をドライエッチング法によってエッチバ
ックすることにより、溝７ａ，７ｂに第１の絶縁膜８を
埋め込む。第１の絶縁膜８は、例えば有機シランの熱分
解によって形成された酸化シリコン膜である。しかしな
がら、第１の絶縁膜８のみでは溝７ａ，７ｂを全て埋め
込むことができず、特に、ＬＯＣＯＳ酸化膜４に形成さ
れた溝７ａにはほとんど第１の絶縁膜８は埋め込まれな
い。
【００２３】次いで、図４に示すように、半導体基板１
上にＣＶＤ法によって、例えば酸化シリコン膜９を堆積
する。この後、図５に示すように、この酸化シリコン膜
９をＲＩＥ（Reactive Ion Etching）法によってエッチ
ングして、ＬＯＣＯＳ酸化膜４および多結晶シリコン膜
５に形成された溝７ａの側壁に、酸化シリコン膜９によ
って構成されるサイドウォールスペーサ１０を形成す
る。サイドウォールスペーサ１０の幅は、例えば0.０５
〜0.３μｍである。
上にＣＶＤ法によって、例えば酸化シリコン膜９を堆積
する。この後、図５に示すように、この酸化シリコン膜
９をＲＩＥ（Reactive Ion Etching）法によってエッチ
ングして、ＬＯＣＯＳ酸化膜４および多結晶シリコン膜
５に形成された溝７ａの側壁に、酸化シリコン膜９によ
って構成されるサイドウォールスペーサ１０を形成す
る。サイドウォールスペーサ１０の幅は、例えば0.０５
〜0.３μｍである。
【００２４】次に、図６に示すように、半導体基板１上
にＣＶＤ法によって第２の絶縁膜１１を堆積する。この
際、サイドウォールスペーサ１０を設けることにより、
ＬＯＣＯＳ酸化膜４が有する凹部のアスペクト比（＝ｂ
／ａ）がサイドウォールスペーサ１０を設けない場合よ
りも高くなり、溝７ａ，７ｂの上に堆積された第２の絶
縁膜１１の平坦性が向上する。
にＣＶＤ法によって第２の絶縁膜１１を堆積する。この
際、サイドウォールスペーサ１０を設けることにより、
ＬＯＣＯＳ酸化膜４が有する凹部のアスペクト比（＝ｂ
／ａ）がサイドウォールスペーサ１０を設けない場合よ
りも高くなり、溝７ａ，７ｂの上に堆積された第２の絶
縁膜１１の平坦性が向上する。
【００２５】次いで、図７に示すように、第２の絶縁膜
１１をドライエッチング法によってエッチバックするこ
とにより、ＬＯＣＯＳ酸化膜４が有する凹部に第２の絶
縁膜１１を埋め込む。第２の絶縁膜１１は、例えば有機
シランの熱分解によって形成された酸化シリコン膜であ
る。その後、多結晶シリコン膜５を除去することによ
り、ＬＯＣＯＳアイソレーションを併用したトレンチア
イソレーションが完成する。
１１をドライエッチング法によってエッチバックするこ
とにより、ＬＯＣＯＳ酸化膜４が有する凹部に第２の絶
縁膜１１を埋め込む。第２の絶縁膜１１は、例えば有機
シランの熱分解によって形成された酸化シリコン膜であ
る。その後、多結晶シリコン膜５を除去することによ
り、ＬＯＣＯＳアイソレーションを併用したトレンチア
イソレーションが完成する。
【００２６】このように、本実施の形態によれば、溝７
ａ，７ｂに第１の絶縁膜８を埋め込んだ後、ＬＯＣＯＳ
酸化膜４および多結晶シリコン膜５に形成された溝７ａ
の側壁にサイドウォールスペーサ１０を形成することに
より、ＬＯＣＯＳ酸化膜４が有する凹部のアスペクト比
（＝ｂ／ａ）が、サイドウォールスペーサ１０を設けな
い場合よりも高くなるので、溝７ａ，７ｂの上に堆積さ
れた第２の絶縁膜１１の平坦性が向上する。これによっ
て、ＬＯＣＯＳ酸化膜４に形成された溝７ａに埋め込ま
れてＬＯＣＯＳアイソレーションの一部を構成する第１
の絶縁膜８と第２の絶縁膜１１の厚さ（ｔ1 ）は、ＬＯ
ＣＯＳアイソレーションの他部を構成するＬＯＣＯＳ酸
化膜４の厚さ（ｔ2 ）とほぼ同じとなる。
ａ，７ｂに第１の絶縁膜８を埋め込んだ後、ＬＯＣＯＳ
酸化膜４および多結晶シリコン膜５に形成された溝７ａ
の側壁にサイドウォールスペーサ１０を形成することに
より、ＬＯＣＯＳ酸化膜４が有する凹部のアスペクト比
（＝ｂ／ａ）が、サイドウォールスペーサ１０を設けな
い場合よりも高くなるので、溝７ａ，７ｂの上に堆積さ
れた第２の絶縁膜１１の平坦性が向上する。これによっ
て、ＬＯＣＯＳ酸化膜４に形成された溝７ａに埋め込ま
れてＬＯＣＯＳアイソレーションの一部を構成する第１
の絶縁膜８と第２の絶縁膜１１の厚さ（ｔ1 ）は、ＬＯ
ＣＯＳアイソレーションの他部を構成するＬＯＣＯＳ酸
化膜４の厚さ（ｔ2 ）とほぼ同じとなる。
【００２７】従って、ＬＯＣＯＳアイソレーションに局
所的に厚さの薄い領域が形成されないので、ＬＯＣＯＳ
アイソレーションを併用したトレンチアイソレーション
を形成した後にチャネルストッパ領域を形成するための
不純物イオンの打ち込みを行っても、ＬＯＣＯＳアイソ
レーション下の半導体基板１の表面に不純物イオンが打
ち込まれて、半導体基板１の表面に不純物濃度の高いチ
ャネル領域を形成することができる。
所的に厚さの薄い領域が形成されないので、ＬＯＣＯＳ
アイソレーションを併用したトレンチアイソレーション
を形成した後にチャネルストッパ領域を形成するための
不純物イオンの打ち込みを行っても、ＬＯＣＯＳアイソ
レーション下の半導体基板１の表面に不純物イオンが打
ち込まれて、半導体基板１の表面に不純物濃度の高いチ
ャネル領域を形成することができる。
【００２８】さらに、ＬＯＣＯＳ酸化膜４および多結晶
シリコン膜５に形成された溝７ａの側壁にサイドウォー
ルスペーサ１０を形成することにより、溝７ａ，７ｂの
寸法精度、また、溝７ａ，７ｂとＬＯＣＯＳ酸化膜４と
の合わせずれに対する余裕が大きくなる。
シリコン膜５に形成された溝７ａの側壁にサイドウォー
ルスペーサ１０を形成することにより、溝７ａ，７ｂの
寸法精度、また、溝７ａ，７ｂとＬＯＣＯＳ酸化膜４と
の合わせずれに対する余裕が大きくなる。
【００２９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３１】本発明によれば、ＬＯＣＯＳアイソレーシ
ョンを併用したトレンチアイソレーションを有する半導
体集積回路装置において、ＬＯＣＯＳアイソレーション
下の半導体基板の表面に不純物濃度の高いチャネル領域
が形成できるので、隣接する半導体素子間のリーク電流
を低減することが可能となり、半導体集積回路装置の信
頼度を向上することができる。
ョンを併用したトレンチアイソレーションを有する半導
体集積回路装置において、ＬＯＣＯＳアイソレーション
下の半導体基板の表面に不純物濃度の高いチャネル領域
が形成できるので、隣接する半導体素子間のリーク電流
を低減することが可能となり、半導体集積回路装置の信
頼度を向上することができる。
【図１】本発明の一実施の形態であるアイソレーション
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるアイソレーション
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるアイソレーション
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるアイソレーション
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるアイソレーション
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるアイソレーション
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるアイソレーション
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図８】従来のアイソレーションの製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
１ 半導体基板 ２ パッド酸化シリコン膜 ３ 窒化シリコン膜 ４ ＬＯＣＯＳ酸化膜 ５ 多結晶シリコン膜 ６ 酸化シリコン膜 ７ａ 溝 ７ｂ 溝 ８ 第１の絶縁膜 ９ 酸化シリコン膜 １０ サイドウォールスペーサ １１ 第２の絶縁膜
Claims (5)
- 【請求項１】 ＬＯＣＯＳアイソレーションを併用した
トレンチアイソレーションを有する半導体集積回路装置
の製造方法であって、(a) 半導体基板の主面上にＬＯＣ
ＯＳ絶縁膜を形成する工程と、(b) 前記ＬＯＣＯＳ絶縁
膜および前記半導体基板を順次加工して、前記ＬＯＣＯ
Ｓ絶縁膜および前記半導体基板に溝を形成する工程と、
(c) 前記半導体基板上に第１の絶縁膜を堆積した後、前
記第１の絶縁膜をエッチバックすることにより、前記溝
に前記第１の絶縁膜を埋め込む工程と、(d) 前記ＬＯＣ
ＯＳ絶縁膜に設けられた溝の側壁にサイドウォールスペ
ーサを形成する工程と、(e) 前記半導体基板上に第２の
絶縁膜を堆積した後、前記第２の絶縁膜をエッチバック
することにより、前記溝に前記第２の絶縁膜を埋め込む
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２】 ＬＯＣＯＳアイソレーションを併用した
トレンチアイソレーションを有する半導体集積回路装置
の製造方法であって、(a) 半導体基板の主面上にＬＯＣ
ＯＳ絶縁膜を形成した後、前記半導体基板上に多結晶シ
リコン膜を堆積する工程と、(b) 前記多結晶シリコン
膜、前記ＬＯＣＯＳ絶縁膜および前記半導体基板を順次
加工して、前記多結晶シリコン膜、前記ＬＯＣＯＳ絶縁
膜および前記半導体基板に溝を形成する工程と、(c) 前
記半導体基板上に第１の絶縁膜を堆積した後、前記第１
の絶縁膜をエッチバックすることにより、前記溝に前記
第１の絶縁膜を埋め込む工程と、(d) 前記多結晶シリコ
ン膜および前記ＬＯＣＯＳ絶縁膜に設けられた溝の側壁
にサイドウォールスペーサを形成する工程と、(e) 前記
半導体基板上に第２の絶縁膜を堆積した後、前記第２の
絶縁膜をエッチバックすることにより、前記溝に前記第
２の絶縁膜を埋め込み、次いで、前記多結晶シリコン膜
を除去する工程とを有することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記半導体基板に設けられた
溝を全て前記第１の絶縁膜によって埋め込むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第１の絶縁膜および前記
第２の絶縁膜は、有機シランの熱分解によって形成され
る酸化シリコン膜であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記サイドウォールスペーサ
の幅は0.０５〜0.３μｍであることを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20106997A JPH1145935A (ja) | 1997-07-28 | 1997-07-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20106997A JPH1145935A (ja) | 1997-07-28 | 1997-07-28 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145935A true JPH1145935A (ja) | 1999-02-16 |
Family
ID=16434882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20106997A Pending JPH1145935A (ja) | 1997-07-28 | 1997-07-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6797588B2 (en) | 2001-03-30 | 2004-09-28 | Denso, Corporation | Method for manufacturing a semiconductor device having a trench and a thick insulation film at the trench opening |
-
1997
- 1997-07-28 JP JP20106997A patent/JPH1145935A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6797588B2 (en) | 2001-03-30 | 2004-09-28 | Denso, Corporation | Method for manufacturing a semiconductor device having a trench and a thick insulation film at the trench opening |
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