JPH0447980B2 - - Google Patents
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- JPH0447980B2 JPH0447980B2 JP20641483A JP20641483A JPH0447980B2 JP H0447980 B2 JPH0447980 B2 JP H0447980B2 JP 20641483 A JP20641483 A JP 20641483A JP 20641483 A JP20641483 A JP 20641483A JP H0447980 B2 JPH0447980 B2 JP H0447980B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Description
【発明の詳細な説明】
本発明は半導体装置の構造に係る。
通常の半導体装置はトランジスタ等の機能素子
およびこれらの機能素子を結合するための導電線
が平面的に集積されている。この平面的な広がり
を持つ半導体装置を複数個重ね合せることによ
り、立体的な広がりを持つ半導体装置へ拡張すれ
ば、実装密度が向上するばかりでなく、機能の拡
大、信号処理速度の向上等、優れた効果が発揮さ
れる。本発明は機能素子、これらを接続するため
の導電性水平配線および該半導体装置が複数層積
層される場合異なる層の半導体装置に集積化され
た機能素子を有機的に接続するための導電性垂直
配線、を有する半導体装置の構造に関する。
およびこれらの機能素子を結合するための導電線
が平面的に集積されている。この平面的な広がり
を持つ半導体装置を複数個重ね合せることによ
り、立体的な広がりを持つ半導体装置へ拡張すれ
ば、実装密度が向上するばかりでなく、機能の拡
大、信号処理速度の向上等、優れた効果が発揮さ
れる。本発明は機能素子、これらを接続するため
の導電性水平配線および該半導体装置が複数層積
層される場合異なる層の半導体装置に集積化され
た機能素子を有機的に接続するための導電性垂直
配線、を有する半導体装置の構造に関する。
本発明によれば、半導体基板上に第１の絶縁層
が形成され、この絶縁層上にトランジスタ等の機
能素子が形成され、この機能素子以外の領域に半
導体基板まで到達ししかも基板との間に絶縁層が
設けられた第１の垂直配線が複数個形成され、こ
のうちの所望の垂直配線と機能素子とを接続する
水平配線が形成され、前記機能素子、水平配線、
この水平配線と接続されない垂直配線をおおう絶
縁層が形成され、前記水平配線上の絶縁層の一部
及び前記水平配線と接続されない垂直配線上の絶
縁層が開孔され、この開孔に絶縁層の表面より高
いバンプ部分が設けられた第２の垂直配線が形成
されていることを特徴とする半導体装置が得られ
る。
が形成され、この絶縁層上にトランジスタ等の機
能素子が形成され、この機能素子以外の領域に半
導体基板まで到達ししかも基板との間に絶縁層が
設けられた第１の垂直配線が複数個形成され、こ
のうちの所望の垂直配線と機能素子とを接続する
水平配線が形成され、前記機能素子、水平配線、
この水平配線と接続されない垂直配線をおおう絶
縁層が形成され、前記水平配線上の絶縁層の一部
及び前記水平配線と接続されない垂直配線上の絶
縁層が開孔され、この開孔に絶縁層の表面より高
いバンプ部分が設けられた第２の垂直配線が形成
されていることを特徴とする半導体装置が得られ
る。
更に本発明によれば半導体基板上に第１の絶縁
層が形成され、この絶縁層上にトランジスタ等の
機能素子が形成され、この機能素子以外の領域に
半導体基板まで到達ししかも基板との間に絶縁層
が設けられた第１の垂直配線が複数個形成され、
このうちの所望の垂直配線と機能素子とを接続す
る水平配線が形成され、前記機能素子、水平配
線、この水平配線と接続されない垂直配線をおお
う絶縁層が形成され、前記水平配線上の絶縁層の
一部及び前記水平配線と接続されない垂直配線上
の絶縁層が開孔され、この開孔に絶縁層の表面よ
り高いバンプ部分が設けられた第２の垂直配線が
形成されている半導体装置とこの半導体装置と同
じ構造の垂直配線を備えた半導体装置とが前記バ
ンプ部分と前記第１の垂直配線との間で電気的に
接続されて積層されていることを特徴とする半導
体装置が得られる。
層が形成され、この絶縁層上にトランジスタ等の
機能素子が形成され、この機能素子以外の領域に
半導体基板まで到達ししかも基板との間に絶縁層
が設けられた第１の垂直配線が複数個形成され、
このうちの所望の垂直配線と機能素子とを接続す
る水平配線が形成され、前記機能素子、水平配
線、この水平配線と接続されない垂直配線をおお
う絶縁層が形成され、前記水平配線上の絶縁層の
一部及び前記水平配線と接続されない垂直配線上
の絶縁層が開孔され、この開孔に絶縁層の表面よ
り高いバンプ部分が設けられた第２の垂直配線が
形成されている半導体装置とこの半導体装置と同
じ構造の垂直配線を備えた半導体装置とが前記バ
ンプ部分と前記第１の垂直配線との間で電気的に
接続されて積層されていることを特徴とする半導
体装置が得られる。
以下図面を用いて本発明を詳細に説明する。第
１図から第６図は本発明による半導体装置の製造
方法を工程順に示したものである。第１図におい
て、１は半導体基板、２は第１の絶縁層、３は半
導体層である。なお半導体層３がシリコンSiの場
合、通常第１図の半導体構造はSOI（Silicon on
Insulator）と呼ばれている。さらに詳しくは厚
さ300ミクロンないし400ミクロンの単結晶Si基板
１上に、熱酸化あるいは気相成長（CVD）技術
で厚さ約１ミクロンの二酸化シリコン（SiO2）
膜２を形成する。次にCVD技術等で厚さ約5000
〓のポリシリコン層をSiO2上に堆積し、該ポリ
シリコンをレーザビーム、電子ビームあるいは高
温のカーボンヒータ等で溶解し、再結晶化すれ
ば、単結晶Si膜３が得られる。
１図から第６図は本発明による半導体装置の製造
方法を工程順に示したものである。第１図におい
て、１は半導体基板、２は第１の絶縁層、３は半
導体層である。なお半導体層３がシリコンSiの場
合、通常第１図の半導体構造はSOI（Silicon on
Insulator）と呼ばれている。さらに詳しくは厚
さ300ミクロンないし400ミクロンの単結晶Si基板
１上に、熱酸化あるいは気相成長（CVD）技術
で厚さ約１ミクロンの二酸化シリコン（SiO2）
膜２を形成する。次にCVD技術等で厚さ約5000
〓のポリシリコン層をSiO2上に堆積し、該ポリ
シリコンをレーザビーム、電子ビームあるいは高
温のカーボンヒータ等で溶解し、再結晶化すれ
ば、単結晶Si膜３が得られる。
第２図は第１図に示したSOIと周知の集積回路
製造プロセスを用い、トランジスタ等の機能素子
を作成した状態の模式図である。４，５，６はそ
れぞれMOSFETの拡散層（ドレイン、ソース）、
チヤネル領域、ゲート電極である。この例では
MOSFETは第１図に示した半導体層３に形成さ
れている。次にCVD法等を用い第２の絶縁層７、
例えば、厚さ約１ミクロンのSiO2層を形成する。
この時、該第２の絶縁層の表面をRFバイアスス
パツタ法あるいはオルガノシリカを溶媒に溶かし
た溶液をスピン塗布する等の方法で平坦化すれ
ば、後続の製造プロセスが容易になる上、導電線
の断線防止に有利である。次に破線８で示す部分
を周知の写真食刻技術とエツチング技術により除
去し、第１の開口部分９を設ける。開口部分の形
状は、例えば、直径が10ミクロン程度の円形ある
いは１辺が10ミクロン程度の正方形などである。
またSi基板部分の深さは約１ミクロンないし２ミ
クロンである。なおこの第１の開口部分９は後述
する垂直配線に利用する。
製造プロセスを用い、トランジスタ等の機能素子
を作成した状態の模式図である。４，５，６はそ
れぞれMOSFETの拡散層（ドレイン、ソース）、
チヤネル領域、ゲート電極である。この例では
MOSFETは第１図に示した半導体層３に形成さ
れている。次にCVD法等を用い第２の絶縁層７、
例えば、厚さ約１ミクロンのSiO2層を形成する。
この時、該第２の絶縁層の表面をRFバイアスス
パツタ法あるいはオルガノシリカを溶媒に溶かし
た溶液をスピン塗布する等の方法で平坦化すれ
ば、後続の製造プロセスが容易になる上、導電線
の断線防止に有利である。次に破線８で示す部分
を周知の写真食刻技術とエツチング技術により除
去し、第１の開口部分９を設ける。開口部分の形
状は、例えば、直径が10ミクロン程度の円形ある
いは１辺が10ミクロン程度の正方形などである。
またSi基板部分の深さは約１ミクロンないし２ミ
クロンである。なおこの第１の開口部分９は後述
する垂直配線に利用する。
次に露出した半導体基板１の表面１０（第２
図）に、第３図に示すように第３の絶縁層１１を
形成する。半導体基板１がSiの場合、温度が980
℃の水蒸気雰囲気中で約30分間酸化すれば、露出
したSi基板１０の表面に約2000〓のSiO2膜１１
が形成される。またCVD法によつても該第３の
絶縁膜１１を形成することもできる。
図）に、第３図に示すように第３の絶縁層１１を
形成する。半導体基板１がSiの場合、温度が980
℃の水蒸気雰囲気中で約30分間酸化すれば、露出
したSi基板１０の表面に約2000〓のSiO2膜１１
が形成される。またCVD法によつても該第３の
絶縁膜１１を形成することもできる。
次に導電性材料を第３図の開口部分９に埋め込
み、第４図に示すように、第１の垂直配線１２を
形成する。具体的な例として、まず第３図の状態
において、スパツタ法CVD法等により、第２の
絶縁膜７および開口部分９を含む全面にアルミニ
ユーム（Al）などの導電性薄膜を形成する。膜
厚は第１の開口部分９の深さと同程とする。次に
全面にレジスト等の膜を形成して表面を平坦に
し、そのあと全面にドライエツチングを施す。こ
の膜は開口部上に厚く形成されているから、開口
部にのみ膜が残る。次にこの膜をマスクにしてウ
エツトエツチングする。このようにして導電性膜
を該開口部分９にのみ残し、他の部分を除去すれ
ば、第１の垂直配線１２が形成される。
み、第４図に示すように、第１の垂直配線１２を
形成する。具体的な例として、まず第３図の状態
において、スパツタ法CVD法等により、第２の
絶縁膜７および開口部分９を含む全面にアルミニ
ユーム（Al）などの導電性薄膜を形成する。膜
厚は第１の開口部分９の深さと同程とする。次に
全面にレジスト等の膜を形成して表面を平坦に
し、そのあと全面にドライエツチングを施す。こ
の膜は開口部上に厚く形成されているから、開口
部にのみ膜が残る。次にこの膜をマスクにしてウ
エツトエツチングする。このようにして導電性膜
を該開口部分９にのみ残し、他の部分を除去すれ
ば、第１の垂直配線１２が形成される。
次に第５図に示すように、周知の半導体装置の
製造方法を用い、Al等の水平配線１３を形成し、
機能素子間、第１の垂直配線１２と機能素子間を
接続する。なおよく知られたAlの２層配線の製
造工程と同様に、該第１の垂直配線１２と該水平
配線１３間の導電性を良好に保つため、該水平配
線１３を形成する以前に、該第１の垂直配線１２
の表面に形成される絶縁被膜（例えば、第１の垂
直配線がAlの場合、アルミナなどがAlの表面に
形成される場合がある）をあらかじめ軽くエツチ
ングするなどして除去しておく必要がある。次に
第２の絶縁層７と同様な方法により、厚さ0.5ミ
クロン程度の第４の絶縁層１４を形成し、所望の
位置に、第３図に示した第１の開口部分９と同様
な方法により、第２の開口部分１５を設ける。
製造方法を用い、Al等の水平配線１３を形成し、
機能素子間、第１の垂直配線１２と機能素子間を
接続する。なおよく知られたAlの２層配線の製
造工程と同様に、該第１の垂直配線１２と該水平
配線１３間の導電性を良好に保つため、該水平配
線１３を形成する以前に、該第１の垂直配線１２
の表面に形成される絶縁被膜（例えば、第１の垂
直配線がAlの場合、アルミナなどがAlの表面に
形成される場合がある）をあらかじめ軽くエツチ
ングするなどして除去しておく必要がある。次に
第２の絶縁層７と同様な方法により、厚さ0.5ミ
クロン程度の第４の絶縁層１４を形成し、所望の
位置に、第３図に示した第１の開口部分９と同様
な方法により、第２の開口部分１５を設ける。
開口後、導電性材料を該第４の絶縁層１４およ
び第２の開口部分１５を含む全面に形成する。次
に第６図に示すように、バンプ部分１６ａを含む
第２の垂直配線１６を残し、他の部分を写真食刻
技術およびエツチング技術により除去する。この
場合も、露出した水平配線１３の表面に形成され
る絶縁膜をあらかじめ除去した後、第２の垂直配
線１６用の導電材料として、例えば、金（Au）
をスパツタ法などで蒸着し、該水平配線１３と該
第２の垂直配線１６の導電性を十分高めておくこ
とが重要である。なお上記では第２の開口部分の
深さが0.5ミクロン程度の浅い場合について述べ
たが、該第４の絶縁膜１４の膜厚が、例えば、２
ミクロン等厚い場合、第１の垂直配線と同様な製
造方法で、第２の開口部分１５にのみ第２の垂直
配線１６ｂを埋め込み、次にあらためて、別の導
電性材料を用いてバンプ部分１６ａのみ形成して
もかまわない。
び第２の開口部分１５を含む全面に形成する。次
に第６図に示すように、バンプ部分１６ａを含む
第２の垂直配線１６を残し、他の部分を写真食刻
技術およびエツチング技術により除去する。この
場合も、露出した水平配線１３の表面に形成され
る絶縁膜をあらかじめ除去した後、第２の垂直配
線１６用の導電材料として、例えば、金（Au）
をスパツタ法などで蒸着し、該水平配線１３と該
第２の垂直配線１６の導電性を十分高めておくこ
とが重要である。なお上記では第２の開口部分の
深さが0.5ミクロン程度の浅い場合について述べ
たが、該第４の絶縁膜１４の膜厚が、例えば、２
ミクロン等厚い場合、第１の垂直配線と同様な製
造方法で、第２の開口部分１５にのみ第２の垂直
配線１６ｂを埋め込み、次にあらためて、別の導
電性材料を用いてバンプ部分１６ａのみ形成して
もかまわない。
第７図に本発明の半導体装置を複数個積層して
得られた立体的な広がりを持つ多層の半導体装置
を示す。ここでは一例として２個の半導体装置を
積層した例を示す。なお、ここで示す各要素が第
１図から第６図に示した各要素と同一の場合、第
１図から第６図で用いた番号をそのまま用い、そ
の説明を省く。１０１は第１層の半導体装置で、
第６図と同様の構造を示している。１０２は第２
層の半導体装置で、第６図と異なる点は第６図に
示した半導体基板１および第３の絶縁層１１が除
去されている点である。なお該半導体基板１およ
び第３の絶縁層１１の除去については後述する。
得られた立体的な広がりを持つ多層の半導体装置
を示す。ここでは一例として２個の半導体装置を
積層した例を示す。なお、ここで示す各要素が第
１図から第６図に示した各要素と同一の場合、第
１図から第６図で用いた番号をそのまま用い、そ
の説明を省く。１０１は第１層の半導体装置で、
第６図と同様の構造を示している。１０２は第２
層の半導体装置で、第６図と異なる点は第６図に
示した半導体基板１および第３の絶縁層１１が除
去されている点である。なお該半導体基板１およ
び第３の絶縁層１１の除去については後述する。
同図から明らかなように、第一層目の半導体装
置１０１と第２層目の半導体装置１０２は、例え
ば、拡散溶接などにより接続された第１層目の半
導体装置１０１の第２の垂直配線１６と第２層目
の半導体装置１０２の第１の垂直配線１２を介し
て、互いに接続されている。第２層目の半導体装
置１０２の上へ第３層目、第４層目、…と半導体
装置を積層し、各層の第１および第２の垂直配線
を接続すれば、さらに拡張された多層の半導体装
置が実現される。
置１０１と第２層目の半導体装置１０２は、例え
ば、拡散溶接などにより接続された第１層目の半
導体装置１０１の第２の垂直配線１６と第２層目
の半導体装置１０２の第１の垂直配線１２を介し
て、互いに接続されている。第２層目の半導体装
置１０２の上へ第３層目、第４層目、…と半導体
装置を積層し、各層の第１および第２の垂直配線
を接続すれば、さらに拡張された多層の半導体装
置が実現される。
なお第２層目以上に用いる半導体装置に対して
は第６図に示す半導体基板１と第３の絶縁層１１
を除去し、第１の垂直配線１２の一部を露出させ
る必要がある。まず半導体基板１のバンプ部分１
６ａがある側を接着剤を用いて石英板等の支持基
板にはりつける。半導体基板１がSiの場合、
HNO3：HF：CH3COOHの割合いが５：３：３
のエツチヤントを用いることにより容易に除去で
きる。この場合、第１の絶縁層２と第３の絶縁層
１１がエツチングのストツパとして働くから、こ
れらの絶縁層をこえてエツチングは急速には進行
しない。次に第１の垂直配線１２を露出するため
に第３の絶縁層１１を除去する。該第３の絶縁層
が、例えばSiO2の場合、緩衝フツ酸（フツ酸と
フツ化アンモニウムの混合液）を用いることによ
り、該第３の絶縁膜１１を除去することができ
る。第６図のような構造にすればバンプ側にでも
あるいは基板を除去すれば基板側にでもどちら側
にでも半導体装置を積層することができる。
は第６図に示す半導体基板１と第３の絶縁層１１
を除去し、第１の垂直配線１２の一部を露出させ
る必要がある。まず半導体基板１のバンプ部分１
６ａがある側を接着剤を用いて石英板等の支持基
板にはりつける。半導体基板１がSiの場合、
HNO3：HF：CH3COOHの割合いが５：３：３
のエツチヤントを用いることにより容易に除去で
きる。この場合、第１の絶縁層２と第３の絶縁層
１１がエツチングのストツパとして働くから、こ
れらの絶縁層をこえてエツチングは急速には進行
しない。次に第１の垂直配線１２を露出するため
に第３の絶縁層１１を除去する。該第３の絶縁層
が、例えばSiO2の場合、緩衝フツ酸（フツ酸と
フツ化アンモニウムの混合液）を用いることによ
り、該第３の絶縁膜１１を除去することができ
る。第６図のような構造にすればバンプ側にでも
あるいは基板を除去すれば基板側にでもどちら側
にでも半導体装置を積層することができる。
以上、多層半導体装置を形成する各層の半導体
装置の構造を述べた。本発明によれば、平面的な
広がりのみならず立体的な広がりを持つ半導体装
置が実現されるから、実装密度の向上、機能の拡
大、信号処理能力の向上など優れた効果が得られ
る。
装置の構造を述べた。本発明によれば、平面的な
広がりのみならず立体的な広がりを持つ半導体装
置が実現されるから、実装密度の向上、機能の拡
大、信号処理能力の向上など優れた効果が得られ
る。
なお上記説明は一例を述べたもので、大きさ
（サイズ）、材料、製造手順等は本発明の効果が発
揮できれば、上記に限定されることはない。また
一層の導電性水平配線についてのみ述べたが、多
層にも拡張される。機能素子として、MOSFET
を例にあげたが、バイポーラトランジスタ、コン
デンサ、抵抗素子等いかなる素子を含んでいても
よい。
（サイズ）、材料、製造手順等は本発明の効果が発
揮できれば、上記に限定されることはない。また
一層の導電性水平配線についてのみ述べたが、多
層にも拡張される。機能素子として、MOSFET
を例にあげたが、バイポーラトランジスタ、コン
デンサ、抵抗素子等いかなる素子を含んでいても
よい。
また前記の説明では同じ層の中で垂直配線と水
平配線とをすべて接続するとして説明したが、必
要に応じて水平配線と接続しない垂直配線があつ
てもよい。即ちこの垂直配線はその属する層の上
と下の層を接続するスルーホールの役割を果た
す。
平配線とをすべて接続するとして説明したが、必
要に応じて水平配線と接続しない垂直配線があつ
てもよい。即ちこの垂直配線はその属する層の上
と下の層を接続するスルーホールの役割を果た
す。
第１図から第６図は本発明の半導体装置の製造
工程を示すための模式図である。１は半導体基
板、２は第１の絶縁膜、３は半導体層、４，５，
６はそれぞれMOSFETの拡散層、チヤネル領
域、ゲート電極、７は第２の絶縁層、９は第１の
開口部分、１０は半導体基板１の表面、１１は第
３の絶縁層、１２は第１の垂直配線、１３は水平
配線、１４は第４の絶縁層、１６は第２の垂直配
線である。第７図は本発明の製造方法を用いて作
成された半導体装置を複数個積層して得られる多
層の半導体装置の断面図である。１０１は第１層
目の半導体装置、１０２は第２層目の半導体装置
である。
工程を示すための模式図である。１は半導体基
板、２は第１の絶縁膜、３は半導体層、４，５，
６はそれぞれMOSFETの拡散層、チヤネル領
域、ゲート電極、７は第２の絶縁層、９は第１の
開口部分、１０は半導体基板１の表面、１１は第
３の絶縁層、１２は第１の垂直配線、１３は水平
配線、１４は第４の絶縁層、１６は第２の垂直配
線である。第７図は本発明の製造方法を用いて作
成された半導体装置を複数個積層して得られる多
層の半導体装置の断面図である。１０１は第１層
目の半導体装置、１０２は第２層目の半導体装置
である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１の絶縁層が形成され、こ
の絶縁層上にトランジスタ等の機能素子が形成さ
れ、この機能素子以外の領域に半導体基板まで到
達ししかも基板との間に絶縁層が設けられた第１
の垂直配線が複数個形成され、このうちの所望の
垂直配線と機能素子とを接続する水平配線が形成
され、前記機能素子、水平配線、この水平配線と
接続されない垂直配線をおおう絶縁層が形成さ
れ、前記水平配線上の絶縁層の一部及び前記水平
配線と接続されない垂直配線上の絶縁層が開孔さ
れ、この開孔に絶縁層の表面より高いバンプ部分
が設けられた第２の垂直配線が形成されているこ
とを特徴とする半導体装置。 ２ 半導体基板上に第１の絶縁層が形成され、こ
の絶縁層上にトランジスタ等の機能素子が形成さ
れ、この機能素子以外の領域に半導体基板まで到
達ししかも基板との間に絶縁層が設けられた第１
の垂直配線が複数個形成され、このうちの所望の
垂直配線と機能素子とを接続する水平配線が形成
され、前記機能素子、水平配線、この水平配線と
接続されない垂直配線をおおう絶縁層が形成さ
れ、前記水平配線上の絶縁層の一部及び前記水平
配線と接続されない垂直配線上の絶縁層が開孔さ
れ、この開孔に絶縁層の表面より高いバンプ部分
が設けられた第２の垂直配線が形成されている半
導体装置とこの半導体装置と同じ構造の垂直配線
を備えた半導体装置とが前記バンプ部分と前記第
１の垂直配線との間で電気的に接続されて積層さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641483A JPS6098655A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641483A JPS6098655A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098655A JPS6098655A (ja) | 1985-06-01 |
| JPH0447980B2 true JPH0447980B2 (ja) | 1992-08-05 |
Family
ID=16522969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20641483A Granted JPS6098655A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098655A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982266A (en) * | 1987-12-23 | 1991-01-01 | Texas Instruments Incorporated | Integrated circuit with metal interconnecting layers above and below active circuitry |
| US5354695A (en) * | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| JPH07109873B2 (ja) * | 1988-07-05 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| US5435037A (en) * | 1993-12-22 | 1995-07-25 | Terry R. Douglas | Paint brush with replaceable bristle pack |
| US5391917A (en) * | 1993-05-10 | 1995-02-21 | International Business Machines Corporation | Multiprocessor module packaging |
| US6809421B1 (en) | 1996-12-02 | 2004-10-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| JP4063944B2 (ja) * | 1998-03-13 | 2008-03-19 | 独立行政法人科学技術振興機構 | ３次元半導体集積回路装置の製造方法 |
| JP4110390B2 (ja) * | 2002-03-19 | 2008-07-02 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1983
- 1983-11-02 JP JP20641483A patent/JPS6098655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6098655A (ja) | 1985-06-01 |
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